-
兰州交通大学毕业设计（论文）
摘
要
20
世纪是
IC
迅
速发展的时代。计算机等信息产业的飞速发展推动了集成电路
（
Integrated Circuit
—
IC
）
产业。
大多数超大规模集成电路
（
Very Large Scale IC
—
VLSI
）
在日常生活中有着广泛的应用。在这些
广泛应用的运算中，加法器是组成这些运算的基
本单元。在高性能微处理器和
DSP
处理器中，加法器的运算时间至关重要。加法器运
< br>算常常处于高性能处理器运算部件的关键路径中，
特别是在算术逻辑单元中加法器
的运
算时间对处理器的速度起着决定性的作用。随着微处理器的运算速度越来越快，对快
速
加法器的需求也越来越高。
本文首
先介绍了几种基本的加法器类型以及其工作原理，
并重点分析了超前进位加
法器的组成结构、结构参数以及其工作原理。同时还介绍了制约超前进位加法器速度的
结构参数因素。然后设计研究了
2
位超前进位加法器，
并重点分析了它的工作原理、系
统结构，并通过
tanner<
/p>
软件进行仿真实验，从而验证了电路的准确信。最后介绍了基于
2
μ
mCMOS
工艺
MOSIS
版图设计的规则，通过电路图绘制出它的版图，并对它的版图
与电路图进行了一致性检测，进一步验证了设计的正确性。
关键词：
CMOS
加法器；高速；超前进位；低功耗
I
兰州交通大学毕业设计（论文）
Abstract
The 20th
century is the era of rapid development of the IC
. the blooming development
of Computer
Science has led to the growth of integrated
circuit (IC) devices. Most of the Very
Large
Scale
IC
(VLSI)
applications.
In
addition,
among
these
widely
used
operations,
the
1-bit
full
adder
is
the
building
block
of
these
operation
modules.
In
high-performance
microprocessors and DSP processor, the
adder computing time is of the essence. Basically,
the
Adder
computing
were
often
the
critical
path
in
high-performance
processors
computing
components,
especially ALU adder plays a decisive role of the
speed for computing time in
the
processor.
Along
with
the
speed
booming
of
microprocessors,
the
high
demand
of
high-speed adder comes to the Technical
and market staff table.
Firstly,
several
basic
types
of
adders
is
introduced
in
this
assignment,
as
well
as
its
working principle, and
then the structure of CLA, CLA structural
parameters are focused on
the analysis,
as well as its
working principle. the
CLA structural
parameters factor of CLA
constraints
for
speed
improvement
is
introduced
in
this
assignment.
Then
the
design
of
a
two-ahead
adder
,
and
analyzed
its
working
principle,
system
architecture,
and
simulation
software by tanner to verify the
circuit really sure. Finally,
2
μ
m CMOS two-ahead adder the
rules
and
layout
problems
are
described
in
this
assignment
，
the
circuit
diagram
drawn
two-ahead adder
circuit layout, and its layout was consistent with
the circuit test.
Keywords:
COMS Adder; High-speed; Carry Look-
ahead; Low Power
II
兰州交通大学毕业设计（论文）
目
录
摘
要
..
..................................................
...............
I
Abstract
........
..................................................
.....
II
1.
绪论
..............
..................................................
1
1.1
加法器研究背景及意义
......
.......................................
1
1.2
本论文的主要工作内容
......
.......................................
2
2.
基本加法器
...........
..............................................
3
2.1
加法器
.............
..............................................
3
2.1.1
半加器
........................
.............................
3
2.1.2
全加器
......
...............................................
4
2.2
串行进位加法器
.........
..........................................
5
2.3
进位选择加法器
.........
..........................................
6
2.4
进位旁路加法器
.........
..........................................
6
2.5
进位保留加法器
.........
..........................................
7
2.6
超前进位加法器
.........
..........................................
8
本章小结
.................................................
............
12
3.
超前进位加法器设计及仿真
.
.......................................
13
3.1
超前进位加法器电路仿真实验环境
..................................
13
3.2
超前进位加法器电路仿真电路图及仿真结果
..........................
14
本章小结
................................................ .............
20
4.
基于
2umCMOS
超前进位加法器版图设计
............................
22
4.1
版图设计规则
..........
..........................................
23
4.2
CMOS
的版图绘制
.................................................
25
本章小结
.............................................
错误！未定义书签。
结
论
..................................................
错误！未定义书签。
致
谢
..................................................
错误！未定义书签。
参考文献
............
...................................
错误！未定义书签。
III
兰州交通大学毕业设计（论文）
1.
绪论
1.1
加法器研究背景及意义
人类社会的发
展已经进入了信息时代，
各种信息技术构成了信息时代的基础。
目前，
与信息相关的计算机、
微电子及通讯技术己经成为推动社
会进步和国家发展的关键技术，
而微电子技术又是信息技术的基础，
因此集成电路产业己经成为整个电子信息产业的命
脉。而集成电路作为现代信息产业
和信息社会的基础，是改造和提升传统产业的核心技
术。
随着全
球信息化、
网络化和知识经济浪潮的到来，
集成电路产业的地位
越来越重要，
它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性
产业。
到目前为止我国已经成为世界电子信息产品的主要生产
国，
对集成电路需求的增长
是非常惊人的，
而我们国内在这方面的供应能力显示出明显不足。
发展中国的集成电路，
成了中国政府产业政策的主导方向。
2000
年<
/p>
6
月，
国务院下发了
《鼓励软件产业和集成
电路产业发展的若干政策》
，引导、
鼓励资金、技术和人才等资源投向集成电路产业。
加法器作为各类集成电路模块的核心部件，其重要性不可忽略。加法运算是最重要
最基本的运算，所有的其他基本算术运算，如减法、乘法、除法运算等最终都能归结为
< br>加法运算
[1]
。在算术逻辑单元（
ALU
）完成的操作中，逻辑操作是按位进行，各位之间
彼
此无关，不存在进位问题，这使得逻辑运算速度很快，且是一个常数，不需进行过多
的优
化工作。但对于算术操作来说，因为存在进位问题，使得某一位计算结果的得出和
所有低
于它的位相关。因此，为了减少进位传输所耗的时间，提高计算速度，人们设计
了多种类
型的加法器，然而高速、低耗加法器的设计一直是研究的热点。
随着微电子技术的发展，处理器、计算机的字长成倍的增加，长加法器也就应运而
生。
长加法器优化设计的主要目标是高速、低耗、资源（面积）开销小，其关键是构思
高速、
高效的进位算法与结构。
近三十年来，
不断的涌现出一流的高速加法器
:
超前进位
加法器、跳跃进位加法器、
树形结构加法器、对数跳跃进位加法器、
混合超前进位
/
选择
进位加法
器、顶层进位级联超前进位加法器等。这些高速、高效的进位方法一般都是在
超前进位基
础上的改进或者混合进位。因此，超前进位加法器（简称
CLA
）很自然地成
为优化设计比较的基准。再加之
CMOS
工艺技术的进步，使之速度可以更进一步得到
提高。
当今，加法器的设计面临两大课题，首先是如何降低功耗。随着便携式
IC
产品例
如
MP3
播放器，手机和掌上电脑等的广泛使用，要求
IC
< br>工程师对现有运算模块的性能
作进一步改进，尤其是在电路的功耗和尺寸方面。由
于现在相应的电池技术难以和微电
1
兰州交通大学毕业设计（论文）
子技
术的发展速度匹敌，
这使得
IC
设计师
遇到了许多限制因素，
比如高速，
大吞吐量，
< br>小尺寸，低功耗等。因此，这使得研究低功耗高性能加法单元持续升温。另一方面就是
如何提高加法器的运算速度。因为加法运算存在进位问题，使得某一位计算结果的得出
和所有低于它的位相关。因此，为了减少进位传输所耗的时间，提高计算速度，人们设
计了多种类型的加法器，如超前进位加法器（
Carry-
Lookahead
Adders
，
CLA
），曼彻
斯特加法器（
Manchester
Adder
）、进位旁
路加法器（
Carry-
Skip
Adders
，
CSKA
）、
进位选择加法器（
C
arry- Select Adders
，
CSLA
）等。它们都是利用各位之间的状态来预
先产生高位的进位信号，从而减
少进位从低位向高位传递的时间。
1.2
本论文的主要工作内容
本文在介绍其它基本加法器的基础上，进一步详细介绍了超前进位加法器，它避免
< br>了串行进位加法器的进位延迟，提高了速度，虽然加了超前进位部分，但仍比选择进位
加法器占用资源少，因此超前进位加法器成为优化设计比较的基准。基于以上理论，在
仿真实验部分采用数字设计方法进行加法器电路设计，基于
T-spice
仿真器，进行了超
前进位加法器的仿真，验证了超前进位加法器的各种性能
。再根据电路图制作出版图，
并进行了一致性检测。
本文内容安排：
第一章：概述加法器研究背景及意义。
第二章：简单介绍了几种常见的加法器以及它们的工作原理，
通过对比得出不同加
法器各自的优缺点。其中详细阐述了超前进位加法器的组成结构、结
构参数以及其工作
原理。
第三章：设
计一个
2
位二进制超前进位加法器电路，并进行仿真。
第四章：根据第三章设计的电路图绘制出它的版图。
最后对本文的设计做出结论。
2
兰州交通大学毕业设计（论文）
2.
基本加法器
2.1
加法器
数字电子计算机能进行各种信
息处理，其中最常用的是各种算数运算。因为算数中
的加、减、乘、除四则运算，在数字
电路中往往是将其转化为加法运算来实现的，所以
加法运算是运算电路的核心。能实现二
进制加法运算的逻辑电路称为加法器
[2]
。
< br>
2.1.1
半加器
不考虑低位来的进位，只对两
个一位二进制数相加的运算称为半加。实现半加运算
的电路叫做半加器（
Half
Adder
）
，简
称
HA
。两个一位二进制数相加的真值表如表
< br>2.1
所列，由表
2.1
可直接
写出半加器的输出逻辑函数表达式：
（
2.1
-1
）
（
2.1-2
）
表
2.1
半加法器真值表
0
0
1
1
0
1
0
1
0
1
1
0
0
0
0
1
其中，
S
为
X
和
Y
相加的和，
C
为
X
和
Y
相加的进位输出，从公式可以
看出半加
器实质上也就是逻辑电路中的异或门。图
2.1
（
a
）是基于
NAN
D2
门设计的半加器，而
图
2.1
（
b
）是基于
NO
R
的设计。这两个设计电路相比较而言，
NAND
设计比较合适，
因为它避免了串联的
PFET
链，但这个差别并不是一个主要因素
[3]
。
图
2.1
（
a
）
NAN
D2
逻辑
图
2.1
（
b
）基于
NOR
的电路
3
兰州交通大学毕业设计（论文）
2.1.2
全加器
在实际作二进制加法运算时，一般
来说两个加数都不会是一位，而是多位的。因而
需要考虑从低位而来的进位，相对于半加
器而言，这种能对两个
1
位二进制数进行相加
< br>并考虑低位来的进位，即相当于
3
个
1
位二进制数的相加，求得和及进位的逻辑电路称
为全加器
[4]
，其真值表参见表
2.2
所列。
表
2.2
一位全加器的真值表
0
0
0
1
0
1
1
1
0
1
1
0
1
0
0
1
说明
0+0+0=00
0+0+1=01
0+1+0=01
0+1+1=10
1+0+0=01
1+0+1=10
1+1+0=10
1+1+1=11
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
其中，为两个一位的加数，为
来自低位的进位，为和，为向高位的进位。根据真值
表可以得出全加器的逻辑表达式：<
/p>
（
2.1
-3
）
（
2.1-4
）
（
2.1
-5
）
假设，表示两个加数，表示和
，表示来自低位的进位，表示向高位的进位。其逻辑
符号如图
2
.2(a)
所示，逻辑电路图如图
2.2(b)
所示。
图
2.2
（
a
）全加器符号及功能表
图
2.2
（
b
）全加器逻辑电路
4
兰州交通大学毕业设计（论文）
2.2
串行进位加法器
一般地，将两个
n
位的字相加产生一个
n
< br>位的和及一个进位输出位，后者可以作为
另一个更高位加法器的进位输入，或者作
为一个溢出标志。图
2.3
为它的一般符号。串
行进位加法器实际上是相加三个二进制字。
一个
n
位的串行进位加法器要求
n
个全加器
串联起来，其中进位输出位用来作为下一列的进位输入。图
2.4
为一个
4
位字的串行进
位加法器的情形。
图
2.3 <
/p>
一个
N
位加法器
串行进位加法器的结构易于连接相邻的电路，正是由于这一特点，使这个设计的速
度较慢。因为任何一个全加器只有当它的输入进位有效时其输出才有效，最左边的电路
是最后响应的。只有在此时，全加器输出字的结果才有效。对于这种方式，因高位运算
必须等到低位进位来到后才能进行。因此，它的延迟非常可观，这对速度要求比较高的
器件显然达不到要求。为此，需要对此电路进行改进
[5]
< br>。
图
2.4
4
位串行进位加法器
5
兰州交通大学毕业设计（论文）
2.3
进位选择加法器
进位选
择加法器又称为
CSA
加法器，
其主要
思想即将前一级的进位先假定为或者
0
，
之后分别计算出一个结果，然后再用前一级的进位来选择得到相应的结果，这样后级的
计算就不用等候前一级的进位，而是和前级的计算并行进行，之后再做一个选择，从而
达
到快速运算的目的，
当然所付出的代价是它要增加加法器和
MU
X
以及相应的互联线，
牺牲一定的面积和功耗。
如果速度比起所占面积来更为重要，
那么这一设计就十分合适。
进位选择加法器也可以采用多层构成，但硬件成本会相应增加。
从另一角度考察进位选择加法器，不难发现其工作原理的根本思路是：对于局部同
时计算出不同情况下的结果，然后在更大的局部（以至于全局范围）内利用各方面的信
息的相互支配关系，
因而可以只需要通过适当的选择就能够迅速得到整个区间
在两种不
同情况下的计算结果。
这种思
想方法在高速算术运算中得到了广泛的应用，
如迭代式乘法器和除法器运算
中运算结果从有符号数字记数法形式转换成无符号数字记数法的传递中转换算法以及
< br>通过选择实现舍入等等。
应当注意的是：在进位选择加
法器中，用于选择的信号扇出负载为
x-y+l
。由于加
法器构造过程中，每向后一级，加法器位宽都会拓宽其两个子加法器位宽之和，因而这
两个选择信号的扇出负载也会逐级提高，因而各个多路选择器（
MUX<
/p>
）的数据选取速
度也会逐级降低。
2.4
进位旁路加法器
< br>进位旁路加法器设计加速一个宽位加法器，它使进位绕过整个加法器的一部分进行
传播
[6]
。对
4
位加法器的情形，这一概念显示在图
2.5
（
a
）中。进位输入位表示成
，
而加法器本身产生一个进位输出位
。
进位旁路电路包括两个逻
辑门。
AND
门接受进
图
2.5
（
a
）进位旁路逻辑
图
2.5
（
b
）一般形式
6
兰州交通大学毕业设计（论文）
位输
入位并且将它与这一组的传播信号进行比较，上式中运用了各自的传播信号值。
AND<
/p>
门的输出与进行
OR
操作以产生这一级的
输出：
（
2.4
-1
）
如图
2.5
所示
,
表示
< br>i
至
i+3
这一组的块传播信号
。如果，
那么这一组的进位输出由
的值来决定。如果当进位输入
位时，
，那么这一组的进位输入就自动的送入加法器的下
一组。
“
进位旁路
”
的名字来自如下的事实，
即如果条件为真，
则进位输入位越过整
个块。
图
2.5(b)
为
k
位一组时的一般情况。
一个进位旁路块的尺寸
k
会影响这一设计的整体速度。已经证明
，使一个
n
位加法
器延时最小的最优旁
路的尺寸可以估计为：
（
2.4-2
）
进位旁路电路还可以嵌套以构成多层次的电路。
2.5
进位保留加法器
进位保留加法器所基
于的概念是一个全加器实际上有三个输入而产生两个输出如
图
2
.6
所示。虽然我们通常把第三个输入与进位输入联系起来，但它同样也能作为一
图
2.6
进位保留
加法器符号
个“普通”值
[7]
。我们可用
n
个单独的加法器来构成一个<
/p>
n
位的进位保留加法器，
如图
2.7
所示。
“进位保
留”这个名字来自如下事实，即先保留进位输出字而不是立即用它来
计算最终的和。
图
2.7
构成一
个
n
位的进位保留加法器
7
兰州交通大学毕业设计（论文）
进位保
留加法器在需要相加两个以上的数时非常有用。由于这一设计自动避免了在
进位输出位中
的延时，
因此一个进位保留加法器链比起用标准加法器或者用时钟控制的
同步电路周期性的操作要快。
2.6
超前进位加法器
< br>对于两个多位数相加的情况，每一位都是带进位相加，这时，只要依次将低位的进
位输出接到高位的进位输入，就可以构成多位加法器。对于多位加法器而言，每一位的
相
加结果都必须等到低一位的进位产生以后才能建立起来，
那么这种加法器的缺点也是
显而易见的
[8]
。
就
4
位加法器算法而言，
在最坏情况下，
做一次加法运算需要经过
4
个
全加器的传输时间才能得到最终
运算结果。对串行进位加法器研究可得，运算的延迟主
要是由于进位的延迟引起的，为了
提高运算速度，必须尽量减小由于进位信号逐级传递
所耗费的时间。所以最好能在相加运
算一开始就得到高位的进位输入信号。根据上述原
理，如果通过逻辑电路事先得出加到每
一位全加器上的进位输入信号，而不是从最低位
开始逐位传递进位信号，就可以有效地提
高运算速度，节省运算时间。把实现这种加法
的器件叫做超前进位加法器。超前进位链能
够有效减少进位的延迟，它由进位门产生进
位，各进位彼此独立，不依赖于进位传播。因
此延迟非常小，速度非常高。既然进位已
经解决，则加法器的值
也不存在问题。
（
1
）
CLA
的原理
设一个
n
位的加法器的第
i
位输入为
、
、
，
输出
和
，
其中是低位来的进位，
(i=n-1
，
n-2
，
，
1
，
0)<
/p>
是向高位的进位，是整个加法器的进位输入，而是整个加法器的进位输出。
则
(2.6-1)
(2.6-2)
令：
(2.6-3)
(2.6-4)
则：
(2.6-5)
只要
，就会产生向
i+1
位的进位，称
g
< br>为进位产生函数；同样，只要，就会把传递
到
i+1
位，所以称
p
为进位传递函数。把式
(2.6-
5)
展开得到：
(2.6-6)
随着位数的增加式
(2.6-6)
会加长，但总保持三个逻辑级的深度，因此形成
进位的延迟是
8
兰州交通大学毕业设计（论文）
与位
数无关的常数。一旦进位
(~)
算出以后，和也就可由式
(2.6-1)
得出。使用上述公式来
并行产
生所有进位的加法器就是超前进位加法器。
产生
和
需要一级门延迟，
需要两级，
需要两级，总共需要五级门延迟。与串联加法器（一般要
2n
级门延迟）相比，
（特别
是
n
比较大的时候）超前进位加法器的延迟时间大大缩短了。
（
2
）
CLA
的组成
直接使用式（
2.6-6
）形成的电路是不规则的，并且需要长线驱动，需要大驱动信号
和大扇入门。当位数较多时，这种实现方式不太现实。我们可以改进超前进位电路，使
其具有规则性。改进后的
CLA
由加法器单元、进
位辅助电路和超前进位单元（
LAC
）
3
种单元电路组成。其中加法器单元和进位辅助电路一起构成完整的底层
CLA
模块。底
层
CLA
模块可直接级联成底层
CLA
[10]
。当级联数较大，底层
CLA
模块间进位延
迟时
间太长，可以将
l
2
个底层
CLA
模块与组位数为
l
2
的超前进位单元
LAC
一起组成二层
CLA
模块。
由
LAC
给底层模块提供进位输入，
提高进位速度。
二层
CLA
模块亦可
直接
级联成二层
CLA
，
如图
2.8
所示。
同理，<
/p>
可组成
m
层
CL
A
模块和
m
层模块级联
CLA
。
图
2. 8
CLA
结构
（
3
）
CLA
底层模块
对于
n
位加
法器，假设
n=2k
，其中
k
为整数。选择一个位的位置
i
，设它是
4
的倍
数对从
i
至
i+3
位构成一个
4
位的
CLA
电路。它用
“
产生
”
和
“
传播
”
位来产生通常的进位
输出位
，
，
和，但同时也计算出块产生信号
G
和块传播信号
P
它们代表了
i
至
i+3
这一
组的整体特性并且能够送到加法器的更
高位部分。块产生信号
CT
的逻辑表达式为
:
（
2.6-7
）
9
兰州交通大学毕业设计（论文）
块传
播信号
P
的逻辑表达式为：
（
2.6-8
）
图
2.9
底层
4
位超前进位加法器模块
10
兰州交通大学毕业设计（论文）
根据式
（
2.6-1
< br>）
，
（
2.6-3
）
，
（
2.6-4
）
，
（
2.6-5
）
，
(2.6-7)
，
和
（
2.6-8
< br>）
可得
CLA
底层模块
（
l
1
=4
，
k
1
=0
）电路图，如图
2.9
所示。
（
4
）超前进位单元
LAC
（
Look Ahead
Carry
）
以
12=4
，
k2=0
的
LAC
单元为例，由（
2.6-5
）
，
（
2.6-7
）
，
（
2.6-8
）式可得：
图
2.10
16
位
LA
C
逻辑图
（
2.6-9
）
（
2.6-10
）
（
2.6
-11
）
（
2.6-12
）
（
2.6-13
）
由式（
2.6-10
）
，
（
2.6-12
）和（
2.6-13
）可得超前进位单元
LAC<
/p>
的逻辑电路图，见
图
2.10
LAC
与底层模块相比，无加法器单
元而与进位辅助单元逻辑上基本相同。
11
兰州交通大学毕业设计（论文）
本章小结
本章内容主要介绍了几种基
本的加法器以及它们的工作原理，
并进一步通过比较得
出了它们
各自的优缺点，串行进位加法器的运算速度较慢，而选择进位加法器、进位旁
路加法器和
进位保留加法器它们虽然在运算速度上有所提高，可是它们却增加了面积，
从而功耗升高
。超前进位加法器（
CLA
）设计用来克服由于进位影响引起的
时间滞后。
详细的介绍了超前进位加法器的组成、结构和原理。超前进位加法器是由加法
器单元、
进位辅助电路和超前进位单元（
LAC
）
3
种单元电路组成，其中加法器单元和进位辅助
电路一起构成完整的底层
CLA
模块，而超
前进位单元级联可组成二层
LAC
模块。因此
< br>我们在选择加法器的时候，可以根据我们的具体需要去选择相适应的加法器。
12
兰州交通大学毕业设计（论文）
3.
超前进位加法器设计及仿真
3.1
超前进位加法器电路仿真实验环境
本
文采用数字设计方法进行加法器电路设计，仿真的软件平台采用
Tanner
Research
公司的
tanner tools Pro
EDA
工具，基于
T-spice
仿真
器，
W-Edit
波形观察器查看波形，
进行了超前进位加法器的仿真，验证超前进位加法器的各种性能。
Tanner Pro
EDA
[11]
工具是由
Tanner
Research
公司开发的系列集成电路设计软件，包
括前端
设计工具（
Front End Tools
）
、物理版图设计工具（
Physical Layout Tools
）和验证
工具（
Verification T
ools
）等。前端设计工具包括：电路设计工具（
S-Edi
t
）
、仿真验证工
具
< br>（
T-Spice
）
、
波形分析工具
（
W- Edit
）
；
物理版图设计工具包括：
L-Edit
版图编辑器
（
L-Edi
t
Layout Editor
）
、
L-Edit
交互式
DRC
验证工具（
L-Edit Interactive-DRC
）
、电路驱动版图
工具
（<
/p>
Schematic Driven Layout
）
、
L-Edit
标准单元布局布线工具
（
L-Edit Standard Place and
Route
）和器件自动生成工具（
Device
Generators
）
；验证工具包括：设计规则验证工具<
/p>
（
L-Edit Standard DRC
）
、
版图与电路图一致性检查工具
（
L-Edit LVS
）
、
提取工具
（
L-Edit
Spice Netlist Extraction
）
、节点高亮工具（
L-Edit Node Highlightin
g
）等。用整套
Tanner
软件设计
集成电路的流程
[12]
如图所示：
图
3.1
用
T
anner
软件设计集成电路的流程
与其他集成电路设计软件相比，
Tanner EDA
工具最大的有点就是它是在
Windows
平台
上面开发的集成电路设计软件，容易操作，使工程师和初学者能够很容易学习和设
13
兰州交通大学毕业设计（论文）
计集成电路，而且它的价格低廉，适应中小型集成电路设计公司使用，尤其是其中的
L-Edit
版图编辑器，在国内应用范围广泛，具有知名度。
3.2
超前进位加法器电路仿真电路图及仿真结果
< br>本文采用先部分后整体的原则，依次画出
2
位超前进位加
法器的各个小单元器件，
如反相器、与或门及异或门，当每个小单元器件都绘制完成后，
再进行
2
位超前进位加
法器的拼接。首
先介绍各个小单元晶体管级电路设计与仿真。
（
1
）反相器的晶体管电路及仿真。
1
）打开
S-Edit
程序：
执行…
tanner S-Edit
目录下的
< br>
文件。
2
）选择
File→Save As<
/p>
命令打开“另存为”对话框，在“文件名”文本框中输入新
文件名
反相器。
3
）环境设置：
S-Edit
默认的工作环境是黑底白线，本文修改为白底黑线。再选取<
/p>
Setup→Colors
命令，打开
C
olor
将各颜色设置成图
3.2
所示
的状态。
图
3.2
S-Edit
工作环境的设置
4
）浏览组件库：选择
Module→Symbol Browser
命令，打开
Symbol
Browser
对话
框，
单击
Add Library
按钮，
在…<
/p>
TannerS-
Editlibrary
目录下引入
，
，
page
s .sdb
与
这几组件库中的模块。
5
）从组件库引用模块：从元件库中选择
NMOS<
/p>
、
PMOS
、
V
dd
和
GND
这
4
个模块
到反相器文件。
6
）编辑反相器：将各元件位置移成图
3.3<
/p>
所示：
图
3.3
各元件位置
14
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