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电气检测时出现
Hole
Size
Constraint
(Min=1mil)
(Max=100mil)
(All)
怎么处理
最佳答案
导致出现这个错误的原因就
是由于你的
PCB
中钻孔的尺寸与
PC
B
规则中的设定尺寸冲突。
解决方法有两个：
1
）
更改规则检查内容，
不再上报钻孔尺寸错误冲突。<
/p>
具体方法就是：
快捷键
T
D
打开规则检查窗口，
在
Rules
To
Check
中，
将
Hole
Size
后面两
个框内的勾去掉，这样就不会再报此类错误。
2
）更新钻孔尺寸规则，让你的钻孔正常化。具体方法是：快捷键
D
R
打开规则编辑窗口，在
Design
Rules
内找到
Hole
Size
并双击打开进行规
则编辑；将最大值和最小值更改为包含你的
PCB
上钻孔的最大
尺寸和最小尺寸后即可。
un-
routed net constraint ( (all)
)
错误
T+D
,
工具里面的设计规则检查
ALTIUM DESIGNER
导入
PCB
时提示
some nets
were not able to matched.
Try to match
these manualy?
具体解决方案如下：
解决方案
1
：
然后新建一个
PCB
文件，再次更新的时候就会出现这个问题。发表一下个人意见，然后你有更改过原理图的某些网络。
你原先更新过一次
PCB
，
可以将工程中的
PCB<
/p>
文件删除，在确认封装等没有问题的情况下，再
UPDATE
PCB DOCUMENT
就行了兄弟
我也是
用
AD6
的
< br>
，是个菜鸟
解决方案
2
：
刚刚试了一下，再
UPDATE PCB
DOCUMENT
就行了
慢慢摸索吧，有些问题很难说请，
可
以将工程中的
PCB
文件删除，然后新建一个
< br>PCB
文
件，在确认封装等没有问题的情况下
silk to silk
(clearance=10mil)
报错
Altium
Designer
P
CB
中显示
SilkToSilkClearance
和
Silkscreen
ComponentPad
Clearance
的距离怎么取消？
例如字符间距设置的是
0.254mm
，
PCB
字符之间就会出现
<0.2
54mm
这样的白色字
。
最佳答案
那说明资费挨太近了，你可以更改设置的间距距离改小一些
设置过孔
Via
的尺寸，
每一次放置都是设置的值
画
PCB
的时候，常常遇到这种情况，即使在规则中设置的内
径为
0.3mm
，外径为
0.6mm<
/p>
。放置
过孔的时候仍然是默认值。虽然在布线结束后可以全局修改
，但是布线的过程中是非常痛苦的。
这里向大家介绍一种简单的方法。
< br>
规则中对
Via
的尺寸进行更改
改过尺寸之后，再放置
Via,
尺寸仍
然是默认值
我们可以点击
Via
放置过孔，但是不要放置下去，然后按
Table
< br>键改默认尺寸，然后在放置下去，这样就改好了，以后
每次放置都是内径
0.3mm
，外径
0.6mm
< br>。在布线的同时按
2
也可以方便的放置过孔，也是用上面
一样的方法改变默认
尺寸
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