-
Layout
规范
一
:
机构
尺
寸
：①<
/p>
A
TX:305?CM(12000mil
×
?)
※“？”可调整尺寸。
②
MIC-A
TX:245
×
?CM(9600MIL
×
?
③
PCB
四角应有
50mil
斜角。
定位孔
：
①
定位孔圆心距板边（
5
，
5
）
mm,(200,200)mil.
②定位孔尺寸
4mm(157mil),
孔
为
NPTH.
③一片
板子最少需有三个
(
含
)
以上定位孔
.
光学点
：
①
光学点圆心距离板边
(5,10)mm,(200,400)mil.
< br>最小不得小于
5mm.
②光学
点直径
1mm(40mil),
使用圆形。
③光学点防焊层直径
3mm.(la
yer28
、
layer29 copper)
④一片板子最少需有三个
(
含
)
以上光学点。
⑤若背面有放
SMD
零件，也须放光学点。
螺丝孔
：
①
目前板子有
A
TX
和
< br>MIC-A
TX
二种，螺丝孔位置有些许不同。
②螺丝孔正中间的孔为
NPTH
，不接任何
NET
。
③螺丝
孔外圈
8
个
P
AD NET
须接到此区域
GND
。<
/p>
固定零件
：须依坐标放在固定位置，不
可任意更动：
KB
、
USB(LAN)
< br>、
COM
、
PRN
、
VGA
、
Sound
、
Game port AGP
、
PCI
、
CNR
、
AMP
1
二：
Placement
顺
序
：
1.
机构零件先摆。
（须用坐标去摆，全部过程中要用键盘，不可
注意事项
：
用鼠标）
2.
大零件先摆定：
CPU
、北桥、南
桥、
PWM
、
DIMM
、
CLK
、
A
TK
、
A
TX-CON
、
IDE
、
FDC<
/p>
、
Sound
、
Super l/O
、
BIOS
3.
须看线路图一页一页依据大零件摆零件，
不可摆在不相关位置<
/p>
或摆的很远。
在摆同时须依照走线将方向确定，
< br>不是摆了就可
以。
(
有时线路图
画在这一页，但不见得就摆在这里，须注意
NET
的接法
)
1.
放置零件时
格点需设定为
G25
，零件原点固定朝左或朝上。
2.
零件不可排的过近
(
外框不可有重迭现象
)
，
尤其同是
DIP
零件
如：<
/p>
EC
对
EC
、<
/p>
EC
对
CHOKE…
会使生产加工零件产生挤推，
造成零件浮件状况。
3.
零件方向性一致、需整齐、美观、不可重迭。
der
si
< br>de
放零件时，
SMD
零件尽量
集中，中间不可有
DIP
零件，方便生产加工作业。
5.
电阻电容、二极管摆放需确认正负极性，需
方向一致。
6100pin
以上芯片需加光学点。
芯片尽量靠
CPU
、
DIMM
放，走线尽量短。
内部除了放
By Bass
电容及热敏电阻外，
其它零件都不许
2
放。
、
AUX
、
CD<
/p>
接口平放或是坚放由左到右、由上到下的摆
放顺序为
SPK
、
AUX
、
CD
。
、
Power-Connector(
2
×
10
、
2
×
2
、
1
×
6)
插座方向须好插，
< br>不要有
EC
或高零件文件住。
11.
插座、
排针旁不要有高零件，<
/p>
不好插拔。
(
如
BIOS
、
BT
、
EC
、
CHOKE….)
插座最好在
PCI3
与
PCI4
中间的下下方。
l
不可离
IC
过远。<
/p>
14 PCI SLOT
中间最少须各
有一颗
VCC5
、
VCC3
EC
。
15 CHOKE
外框之内不可放零件
(
如
C0603
、
R0603)
热敏电阻
的摆放优先级
：①
370
脚座正下方<
/p>
②
power
电路部分
③南桥附近。
风扇的摆放优先级
:
：
①
CPU
附近
②
AGP
附近
③南桥附近。
By
pass
电容：
①
By-pass
电容须分散开来放置
，
须平均放置在各个
电源附近。
②南、
北桥需放
8
个
By Bass
电容，
放在对角且对称，
二颗一组。
3
限制位置
：
1
注意零件限高区、限制区、固定位置、层面。
(layer
16 2d-line
、
TOP
须打开
)
2
距离板边
120mil
以内不可放置任何零件。
3
< br>插针及很高的插件零件都不可以在
AGP
、
PCI
的正上方、
正下方。
AGP
、
PCI
、
CNR
、
ACR sl
ot
上方及下方不可放
470u
以上电容零
件，会有板卡长卡卡到问题。
(470
以下电
容也尽量避开此区域，
有些板卡较低也会卡到
)
4 DIMM
耳朵下为
DI
P
零件限高区。
5 DIMM
下方
22CM
以下不可放
A
TX-
CON
，会有外壳限高问题。
6
螺丝孔到板边的地方不可以放任何零件。
7 Mi
c-atx M/B
左上角宽
630mil
、长
260mil
为零件禁置区。
(
生产加
工固定铁片会卡到
)
8 BGA
外框
60mil
之内不要有零件
(BGA
外框至零件外框
)
< br>。
9
注意
< br>DIMM
、
IDE
、
FDC
不可放的太左边，
跑到
AGP
下方区域。
AGP
：
①插座四周有
90mil
限高区，只可入
SMT
零件。
(Layer 16 TOP
须
打开
)
②且
AGP SLOT
下缘
1000mil
区域为
DIP
< br>零件限高区，
限高
285mil
.
③
AGP
左侧不可放
FQN
，会被
VGA
板卡散
热片档住。
CLOCK
：①第一层排
By-
pass
电容，第二层排电阻，第三层排电容。
②对称走零件也须对称放。
4
POWER
：①：先了解一份图有
几种电源，有好哪些须切
PLANE
，有哪些须
走
Tracks
或铺
Copp
er
再将相关的
IC
、
MOSE
、零件摆在相对位
置。
②须依据电源输入、输出原理，及所要供给
CPU
、
IC
去摆。须预
留铺
Copper
空间
CPU
：
①
P4
CPU
内部
10
颗
C1206 PADOO
为椭圆形、
4
颗
REF
C0603
、
CPU L24pin
C0603,
其余一律不准放；
摆放方向须考虑
Vcore
铺的
顺畅度。
②
P4 CPU
底部
4
颗
C1206 PAD
摆
放方向须考虑
Vcore
铺的顺畅
度。
③
REF.S(R
< br>、
C
、
L….)
零件放在
Layer 4.
三
走线：
注意事项：
1
板边
< br>30mil
内不可走线。
(layer
25
板边切割在线不可有走
tracks)
2
不可走
Y
型、不可走
T
型。
3
线尽量直拉、少打折、不可在
pd
s
与
pads
间绕来绕去。
4
信号线须先算好走线的顺序，
尽量少打孔。
大电流信号如须贯孔，
可考虑多加几个
贯孔。
5
当遇到须对称走
（如：
USB
、
LAN
）
、
等长的信号线
（如
AGP
的
六条特殊线、
CLK
线等）时要多加注意。
6
声卡部分
LC
电路走线先经过电感再到电容。
5
7
当主板界面第二层为
GND
，
第三层为
VC
C
时，
凡走在第四层的所
有线不可平行
走在
POWER
内层切割线之上，如果第二层为
VCC
，第三层为
GND
时，
则反之。
8
所有电源线
(
如：
VCC3-SBY
、
VCC5-SBY
、
+12V
、
-12V
、
-5V
、
VCC2_5…)
等须走
30mil
以上。
9
只要是
DIP(
如
AGP
、
PCI
、
CPU
、
IDE
、
FDD
、
DIMM
等
)
插件零件，
如果有信号线从两个
P
AD
间穿过就必须平均的走在其间。
10
在
A
TX-CON
除本身的信号线外，其它任何信号线都不能经过。
VCC
、
VCC3
都必须铺铜
(1
、
4
层
)
< br>，铜泊上要加贯孔。
11 LAN
线必须走在同一个区域内，尤其不能走在
Sound
区域内
。
12CHOKE
上面不可过第一层
的线。
13 I/O
部分：
先从电容走到接口
(DIP
组件上
)
。
再直接从电容拉出打孔
走线。
14
在南、北桥
(BGA)
芯片走线时，每边至少须预留
2
个通道。
(
须注
意<
/p>
pl
ane
切割
)
15
电源线与信号线之间至少空
15mil
16
多排阻、三极体、二极管、芯片上拉出的线不可在
PIN
口直接斜
出来。
17 VIA
与
VIA
之间至少空
10mil
间距。
18
所有
VREF
< br>线至少走
20mil
以上。
19
打贯孔需交叉打，不可让内层中断。
6
20
贴片电源、
cl
ock
的电阻、电容人、电感、
< br>EC
、
choke
、
crystal
中间
不可走线。
< br>
21
所有
CRYSAL
零件
(
如×
1
、×
2…)
，
la
yer 1 and layer 4
不可有
TRACKS
走过，且
layer 1 and layer
4
需铺
GND
COPPER
。
22 I/O
Connector Tracks
和
CLK
tracks
不要走。
23
板边
l
ayer 25
2D-line
所对应
l
ayer 1
、
4
上不可走任何
tracks.
24 By-
pass
电容
tracks
愈短愈好
，不可零件放的很近，但
tracks
拉的很
< br>远后才打
via.
370CPU:
：
1.
CK
S
只可打一颗贯孔。
2
所有走线一律由北桥走到
CPU
后，再由
CPU
走线到排阻。
3
走
1
：<
/p>
2(
走
5
空
10mil),
绕线也是
1
：
2(
走
5
< br>空
10mil).
4
以下群组等长：
①
先走
HD
0
～
HD63
，需绕等长
(
长度误差
500mil.,
尽量等长
)
长度
1500mil
～
4500mil
之间。
< br>
②
HA3
< br>～
HA31
、
HREQ0
～
4
、
-ADS
需绕等长
(
长度误差
500mil
,
尽量等长
)
③
RS0
～
2
、
DEEER-
、
HITM-
、
HLOCK-
、
DBSY
-
、<
/p>
DRDY
-
、
H
IT
-
、
HTRDY
< br>-
、
BREQ0-
、
VPURST
-
、
BPR
-#
、
BNR-
走线长长度
1500
～
4500mil
之间。
5 NET
：
A20M-
、
FERR-
、
IGNNE-
、
INIT
-
、
INTR
、
NML
、
CPUSLP-
、
SMI-
、
STPCLK-
、
VID
「
0..4<
/p>
」
、
VCOREDET
< br>、
ITPRDY
-
、
ITPREO-
、
HTCK
、
HTDI
、
HTDO
、
HTMS
、
HTRST<
/p>
-
走
6mil
空
6mil.
6 CPU
内部除
RT
、
Vcore
、
CPUVREF
电容外，其余零件均摆在外
部，走线进去。
7
7
绕线不可在
CPU P
AD
与
P
AD
中间绕，
须注意绕线的安全距离，
同名称绕线
短路时
P
ADS
软
件检查会无法侦测到。
8
线宽、<
/p>
spacing
比例须尊照产品
layo
ut
注意
事项执行。
9
须注意
370
CPU
限高区域零件可摆放的高度。
10 CPU Tracks
须集中走，在右边须各走一条
30mil GND
tracks
与其它线路隔
开。
11 370 CPU
至
VTT
pull-hi
排阻、电阻：
①
一侓走
componet
si
de,
不打贯孔。
②
所有走线必须由
< br>CPU
拉
VTT PULL-
UP
排阻
③
走线长度需小于
2000mil.
④
VTT
Copper
宽度需
150
mil
以上。
(VTT
不可走内层
)
⑤
VTT PULL-UP
排阻，两个之间放置一颗电容。
⑥
VTT
COPPER
头、尾、转弯处放置一～二颗电容。
K7
CPU
：
1
.
每一条
Tracks
只可打一颗贯孔
。
2
以下群组等长：
(
误差
100mil)<6000mil
①
-SDA
T0
～
-SDA
TA15
走
5
空
15(1
：<
/p>
3)
-DICLK0
、
-DOCLK0
走
24
空
8mil
②
-SDA
TA16
～
-SDA
TA31
走
5
空
15(1
：
3)
-DICLK1
、
-DOVLK1
走
24
空
8MIL
③
-SDA
TA32
～
-SDA
TA47
走
5
空
15(1
：
3)
-DICLK3
、
-DOCLK2
走
24
空
8mil
8
④
-S
DA
TA48
～
-SDA
TA63
走
5
空
15(1
：
3)
-DICLK3
、
-DOCLK3
走
24
空<
/p>
8mil
⑤
-AIN2
～
-AIN14
走
5
空
15(1
：
3)
-FIL
V
AL
、
-DIV
AL
、
< br>-DOV
AL
走
5
空
15(1
：
3)
-AICLK
走
24
空
8mil
⑥
-AOUT2
～
-AOUT14
走
5
空
15(1
：<
/p>
3)
-AOCLK
走
24<
/p>
空
8mil
⑦
CFWDRST
、
CONNECT
、<
/p>
PROCDRY
走
5
空
15(1
：
3)
愈短
愈好
3
C<
/p>
、
L
零件须靠近北桥放；
若
BGA
出
pin
走
layer
4,
则此组零件放在背
面。
4
UCLK
、
-CPUCLK(CPU
AN19
、
AL19)Tracks
走
13
空
14mil,
< br>须对称走、
对称绕线，零件须对称摆。
5
LKOUT
、
-CLKOUT(CPU
AL21
、
AN21)Tracks
走
13
空
14mil,
< br>须对称走、
对称绕线，零件须对称摆，长度在
2000<
/p>
～
3000mil
之间。
6
PU PAD
AL
15
、
AN15 Tracks
走
13
空
14
mil,
此二条
tracks
须等长。
COREFB+
、
< br>COREFB-(CPU AG1
1
、
< br>AG13)
走
15mil
空
15mil,
须对称走。
P4
CPU
：
1
每一条
tracks
最多只可打二颗贯孔。
2
没有打
via
tracks
长度须加
50mil(1
颗
via 25
mil
,
二颗为
50mil)
3
以下群组等长：
(
走
7
空
13
< br>、误差
10mil)
9
①
HD-
[0…15],DBI
-0
HDSTBP-0,HDSTBN-0
②
HD-
[16…31],DBI
-1
HDSTBP-1,HDSTBN-1
③
HD-
[32…47],DBI
-2
HDSTBP-2,HDSTBN-2
④
HD-[48..63],DBI-3
HDSTBP-3,HDSTBN-3
⑤
HA-
[3…16]
HASTB
-0
、
HREQ-[0..4]
⑦
HA-
[17…31]
HASTB-1
4 Group
等长
，北桥和
CPU
内部长度须算进去。
5 HDSTBP-
、
HDSSTBN
-
对称走、对称绕。
6 CPU
内部放
10
颗以
C
1206(
随圆形
)
，底部预留四颗<
/p>
C1206
CPU
内部：
CPU L24
电阻、
CPU F20
，
AA21
，
F6
，
AA6
REF
四颗
603
。
7 CPU
内部零件须排列整齐，
不要文件住
VCORE
通道，
使
Copper
铺大
一点。
8 CPU VCORE
LA
YER 1
、
4
都须铺
copper
,
也须走内层。须铺整齐、漂亮。
SDRAM
：
1
每一条
tracks
只可打一颗贯孔。
2MD0
～
MD63 tracks
先走。
3DIMM
P
AD
中间不可绕线。
4 DIMM
Tracks
集中走，在
tracks
最右端及最左端的
layer
1/layer4
须走
30mil
GND tracks
与
CPU
及其它线路隔离。
10
5 DIMM1
至
DIMM2
、
DIMM2
至
DIMM3
TRACKS
直拉，不
要绕远路。
6 Tracks
须走在
P
AD
正中间，不要偏一边走。
DDR:
1
所有
data
、
DQS
、
DQM
一律走在
layer
1,
不可有任何一颗
via.
2
空
10mil;DQS
须走
5
空
15mil
.
3
北桥
BG
A
内部走三条
tracks(5:4:5:4:5:4:5),
一出
BGA
须马上改为
5mil.(
在
BGA
内部线
径为
4mil
；距为
5mil)
只有
DDR trace
在
< br>BGA
内部允许走三条
trace,
其余一律走二条
trace.
4
走
layer 1
在
< br>DIMM
内部也须走在
Layer
1;
走
l
ayer
< br>在
DIMM
内部也
须走在
l
ayer
4,
只有在最后一根要接
pull-
hi
排阻时才可改走
l
ayer
1.
5
所有
data
分为
8
< br>个
group,
每组各含一根
D
QS
、
DQM
、
DQS
、
DQM
不允许换
PIN
，同一群组
8
条<
/p>
MD
可任意换
PIN
。
6
同一群组
tracks
集中一起走
(
包
含
MD
、
DQS
、
DQM)
。
7
所有
DQS
、
DQM
用单一电阻，
同一群组
8
条
MD
须统一放
在二颗
Damping
排阻内，不可与其它组
< br>MD
放在同一颗排阻。
8 <
/p>
分
8
个群组走线，皆以
< br>DQS
为中心长度去绕等长。
9 racks
须走在
sl
ot
正中间，不可偏一边。
10 DDRCLK+
，
DDRCLK
-
须对称走对称绕线
(
走
20
：
5
：
7
：
5
：
20)
。
11
DRVREF
电容须靠
DDR
Sl
ot
P
AD
愈近愈好，须平均分给每一根。
12
y-pass
电容须平均散放正
DDR SLOT
之间。
13 racks
须走在
P
AD
正中间，不
要偏一边走。
11
14 DIMM
P
AD
中间不可绕线。
15DDR-VTT
Copper
最少
150mil.
。<
/p>
AGP
：
1
每一条
Tracks
只可打一颗贯孔。
2
Tracks
线一律走
5
空
15mil.
3
有
6
条控制线须走
5
空
20mil,
各组线路须对称走、对称绕线
(
一
起转角、一起打贯孔
)
：
AD_STB0
与
-AD_STB0<
/p>
、
AD_STB1
与
-AD_STB1
、
SB_STB
与
-SB_STB(
对称走二条
tra
cks
长度差共需
小于
100mil)
4
分三组
group
绕等长：
(
误差
100mil
)
①
ADD0
～
AAD15
、
ADSTB0
、
ADSTB-0
、
ACBE-0
～
1
。
②
ADD16
～
AAD31
、
ADST
B1
、
ADSTB1
、
ADSTB-1
、
ACBE-2-3
< br>。
③
SBA0
～
7
、
SBSTB
、
SBSTB-
。
绕线以每组的控制线为中心点去绕。
5 GP
5V
一律走
tracks
拉进来，
将<
/p>
VCC3
Plane
上移，
使
VCC3
pl
ane
大
一些。
6 racks
须走在
sl
ot
正中间
,
不可偏一边
.
。
CLOCK
：
1
新图开始做时，须先将所有
CLK
先走好，长度也须先绕好，
space
须先用
GND Tracks
走好
(
先占住空间
)
，
在拉线过程中不
可拿掉。
2
走
13
空
14(<
/p>
走
9
空
18)<
/p>
，
VIA
space 24 mil<
/p>
、
via
愈少愈好。
(
特殊走
线，另行规定
)
12
3
BITCLK
、
BITCLK-SA
线
路走法同一般
cl
ock,
走
13
空
14mil.
4
除了
clk
可走
13mil,
其余任何
trac
ks
不可直
13mil
5 DIMM
CLK
只可打一颗
via.
6
DIMM PAD
间通道只可走一条
CLK
，
CLK
须走在正中间
7
切割线不可在
clk track
s
上
(
参照
p
lane cl
ock
项
)
：
①
CLK Tracks
除不可在切割在线外，
< br>与切割间距最少须为
CLK Tracks
的二倍
距离，如：
CLK
走
9mil
，则
tracks
与切割线<
/p>
space
最少须为
18mil.
②
对称走
t
racks
为
+
、
space
、
-
三个加起来算为
一条线，如：对称走
7
空
8
，
则
7+8+7=22
，
22
×
2
倍<
/p>
=44,
所以对称走
tracks
与切割线
space
最少须为
44mil.
8
走线、绕线等长是时走在靠
GND
层面，且须集中在同一个
pl
ane
内，
不可在不同
plane
间走来走去。
9 CLK
整条
tracks
包含
P
AD
、
VIA
space
要够；常常
tracks space
够，但零
件
P
AD
、
via
与其它
< br>tracks
、零件
pad
、<
/p>
via
过近。
(
尤其在
CLK IC
附近
R
、
C
最常
space<
/p>
不够
)
10
若有
track
长度须以其它相加，须须以最长加上最短除以<
/p>
2
，所得到的
平均值。
< br>
11 SMBDA
TA
、
SMBCLK
走
10
空
10
。
VGA
：
1
R
、
G
、
B
C0603
须靠北桥放。
2
走
10
空
10mil.
3 R
、
G
、
B
须包含
10mil GND
13
4
若
R
、<
/p>
G
、
B
有
+
、
- tracks
须对称走，
且每组须用
GND Tra
cks
隔开，
“一”负端
R
、
C
须靠
connect
or
端放。
5
不可从
A
TX-
CON
至
VCORE
CHOK
之间过或
VCORE CHOKE
旁
边过，因为
VCORE
噪声很大
会干扰到
VGA
，内层
GND
plane
须
尽一刀隔开。
6 VGA
相关所有
Tracks
集中走，最外围包上
GND Tracks.
7 VGA
CON-PIN 9 Fuse
tracks
走
15mil
.
HUB-
Link(intel):
1
有
HUB
线路集中走，
最外面用
GND
包起来。
(HL0
～
HL10
< br>，
HLSTB
，
HLSTB-)
2 Tracks
线一律走
5
空
15mil
3 HLSTB
、
HLSTB
须对称走、对称绕，走
5
空
20mil
.
4
南、
北桥出线顺序须算好，
全部统一走
l
ayer 1(
不可有任何
贯孔
)
若是出
pin
问题一定要打，则全部
tracks
须打在相近
位置，此状况若没有打
vi
a tracks
也须打
via
。<
/p>
5 HUBREF
电路若只有一组，
则须将此电路放在南、
北桥正
中间；若
有二组，则一组靠近北桥，另一组靠近南桥，愈近
愈好。
Tra
cks
宽度最少
20mil
以上。
须由电容拉入
BGA
内部。
V-Link(via):
1
所有线
路集中走，最外面用
GND
包起来。
2 Tracks
线一律走
5
空
10mil.
14
3
有
6
条特殊线须走
< br>5
空
15mil
，各组线路须对
称走、对称绕：
UPCMD
与
DNCM
D
、
UPSTB
与
-
立
UPSTB
、
DNSTB
4 VLAD[7:
O]
、
VBEO
、
LPAR
及六条特殊线
tracks
需绕等长。
(
长
度差共需不于
1
00mi;)
，最长不要超过
8000mil
< br>。
5
南桥
L
VREF-SB
、
VCOMPP
和北桥
L
VREF_NB
、
LCOMPP
愈
短愈好，最长不要超过
1000mil
6
南、北桥出线顺序须算好，全部统一走
layer 1(
不可有任何贯
孔
)
；
若是出
pin
问题一定要打，
则全部
tracks
须打在相近位置，
此状况若没有打
VIA
tracks
也须打
via.
7 L
VREF
电路须靠近北桥、南
桥，愈近愈好。
Tracks
宽度最少
20mil
以上。须由电容拉入
BGA
内部。
Hyper ZIP(SIS)
:1
所有线路集中走，最外面用
GND
包起来。
2
分成三个群组：
①
ZAD[0…7]
：走
5
空
10mil
ZSTB0
、
ZSTB0-
：走
5
空
15mil(
须对称走、对称绕线
)
②
ZAD[8…15]<
/p>
：走
5
空
10m
il
ZSTB1
、
ZSTB1-
：走
5
空
15mi
l(
须对称走、对称绕
)
③
ZUREQ
、
ZDREQ-
：走
5
空
15mil(
须对称走、对称绕
< br>)
3
南、北桥出线顺序须算好，全部统一直
layer 1(
不可有任何贯孔
)
；若是
出
pi
n
问题一定要打，则全部<
/p>
tracks
须打在相近位置，此状况若没有打
VIA
tracks
也须打
VIA
15
4 ZVREF
电路须靠近北桥、
南桥，
愈近愈好。
Tracks
宽度最少
20mil
以上。
须由电容拉入
BGA
内部。
LAN
：
1 RXIN-
、
RXIN+
对称走，走
10
空
10
，须包
GND
。
(
包
GND
也是
走
10
空
10)
2
TXD-
、
TXD+
对称走，走
10
空
10
，须包
GND
。
(
包
GND
也是走
10
空
10
)
3
R
XIN-
、
RXIN+
、
TXD-
、
TXD+
最多只
能打两个
via.
4
不可走到
IOGND
或
So
und GND pl
ane
内
5
整条
tracks
包含
P
AD
、
VIA
space
要够；
常常
tracks
space
够，
但零件
P
AD
、
VIA
与其它
tracks
、零件
P
AD
、
VIA
过近。
6
须远离
CLD
Tracks.
才会干扰到
CLK
7
接
IC
VCC3_LAN
、
VDD25
、
VDD25_R
、
A
VDD1
、
A
VDD2
、
A
VDD3
走
30mil
s
8
接到
LAN CON VCC3_LAN
走
6
空
6
即可。
CNR
LAN
：
1 tracks
线一律走
10
空
10mi
l
USB
1.0
：
1 Connector
至<
/p>
chi
p
间全线
tracks
走
10
空
10mil.
2
每组
+
、
-
须对称走。
3
须远离
CLK Tracks
,
才会干扰到
CLK
。
USB 2.0
：
1
每组
+
、
-
须对称走，
+
、
-
误差
150mil
以内。
2
走线方式：①走
7.5
空
7.5mil
。
16
-
-
-
-
-
-
-
-
-
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