集成电路制造工艺45nm技术节点

2021年2月6日发(作者：协调员)

45nm

远不是极限！神秘的处理器制程工艺

王璐烽《微型计算机》

2009

年

3

月下

2009-04-16

< p>
“1965

年，我为《电子学》

撰写文章。

那时我预见到，

我们将制造出更复杂的电路从而降低电器的成本—根据 我的推算，

10

年之后，一块集成电路板里包含的电子元件会从 当时的

60

个增加到

6

万多个，那是个大

胆的推断。

1975

年，我又对它做了修正，把每一年翻一番的目标改为每两年翻一番。”

—

戈登·摩尔

(Gordon Moore)

摩尔定律指导集成电路

(IC

，

Integrated

Circuit)

工业飞速发展到今天已经

40

多年了。

在进入

21

世纪的第

8

个年头，

各类

45nm

芯片开始批量问世，

标志着集成电路工业终于迈入

了低 于

50nm

的纳米级阶段。

而为了使< /p>

45nm

工艺按时“顺产”，

保证摩尔定 律继续发挥作用，

半导体工程师们做了无数艰辛的研究和改进—这也催生了很多全新的工 艺特点，

像大家耳熟

能详的

High- K

、沉浸式光刻等等。按照业界的看法，

45nm

工艺的特点及其工艺完全不同于

以往的

90nm

、

65nm

，反而很多应用在

45nm

制程工艺上的新技术，在今后可能贯穿到

3 2nm

甚至

22nm

阶段。

< p>
今天就让我们通过一个个案例，

来探索一下将伴随我们未来

5

年的技术吧。

你能准确说 出

45nm

是什么宽度吗？

得益于厂商与媒体的积极宣传，就算非科班出身，不是电脑爱好者的大叔们也能知道

45nm

比

65nm

更加先进。

但如果要细问

45nm

是什么的长度，

估计很多人都难以给出一个准确的答案。

而要理解这个问题，就要从超大规模集成电路中最基本的单元—

MOS(Metal Oxide

Semiconductor

< p>
金属氧化物半导体

)

晶体管说起。

我们用半导体制作

MOS

管 就是利用其特殊的导电能力来传递

0

或者

1

的数字信号。在

栅极不通电的情况下，源区的信号很难穿过 不导电的衬底到达漏区，即表示电路关闭

(

数字

信号

0)

；如果在栅极和衬底间加上电压，那么衬底中 的电荷就会在异性相吸的作用下在绝

缘氧化层下大量聚集，

形成 一条细窄的导电区，

使得源区和漏区导通，

那么电流就可以顺利

从源区传递到漏区了

(

信号

< p>
1)

。这便是

MOS

最基 本的工作原理。

在一块高纯硅晶圆 上

(

在工艺中称为“P

型半导体衬底” )通过离子扩散的方法制作出

两个

N

型 半导体的阱——通俗地讲

P

型是指带正电的粒子较多，

N

型则是带负电的粒子比较

多。再通过沉积、光 刻、氧化、抛光等工艺制造成如图中所示的

MOS

管，两个阱的 上方分别

对应源区

(source)

和 漏区

(

drain)

，中间的栅区< /p>

(gate)

和下方的衬底中间用一层氧化绝缘层隔开。我们通常 说的

90nm

或者

45nm

< p>
工艺，就是指的栅极下方两个阱之间的长度，称之为导电沟道长度。

上图中给我们勾勒出来的是一个

NMOS

， 当栅极接正向电压时，

NMOS

会导通。事实上还

存在另外一种

PMOS

，其性质完全相反，当栅极接 负电时，通过在绝缘区下方聚集正电荷来

导通。

在实践中，工程人员很快就发现了单个

MOS

管在作 为逻辑电路导通时，会有源源不断

的电流通过，

这使得

MOS

管功率居高不下。

而事实上我们只需要传 递信号就行了，

无论是用

电流，又或者是用电压方式，而不需要

MOS

管有较高的功耗。为了降低

MO S

管的工作功耗，

可科学家们又开发了

CMOS(Complementary Metal-Oxide Semiconductor

互补金属氧化物半导

)

电路。

CMOS

的电路结构

物如其名，

CMOS

中包含

N MOS

和

PMOS

各一个，并且串联在 一起。由于

PMOS

和

NMOS

的

导通特性正好相反，

因此无论什么时候都只 有一个

MOS

管导通，

另一个必然关闭 。

这样就起

到了传递电压信号，但是无电流功的产生。

理论上

CMOS

的静 态功耗应该为

0

，

但是受材料和制造工 艺的限制，

CMOS

的实际功耗却

是不 能忽略不计的，这样也就有了后面的各种改良工艺。

Hig h-K

工艺和

Low-K

工艺为什么能 够共存？

在步入

45nm

< p>
生产工艺之后，英特尔高调宣布引入

High-K

工艺以降低芯片功耗，那与

此同时，是不是意味着已经使用多年的

Low-K

工艺要被淘汰呢？很多人都会有这样的想法，

因为 从名字上看，二者是完全相反的两个极端。

其实真正的情况并 不是那么回事，两个工艺完全用在不同的地方，所要实现的功能也

大相径庭。要解释清楚 这个问题，我们就要先弄清楚“K”是什么意思。

电容的物理 学描述是

C=Q/U

，即每升高

1V< /p>

电压，电容中增加的电量。而在实际电路中

C

正比于

K/D

，其中

K

< p>
为绝缘介质的介电常数单位，

D

是两电极之间的距 离。这样我们就可

以看清楚

Low-K

工艺的发展历程。

电容的基本组成 结构要求两端是导体，中间是绝缘体。由于电容的存在，要改变两导

体极板之间的电势差

(

即相对电压大小

)

< br>就要先给电容充放电，

才能让电压稳定下来，

这势必

会给信号造成延迟。

我们知道芯片上不仅 仅只有

MOS

管，还有无数连接各个

M OS

管的导线，早先这些导线

使用铝材料

(Al)

来制作，后来改用铜

(Cu)

互连提供更低的电阻。问题就出在这些导线上面，

两根距离很近的导线再加上中间的绝 缘物，实际上已经组成了一个电容

(

专业名称叫做“寄

生电容”)。

当半导体工艺还处在

0.25

μ

m

以前时，

导线 之间的距离

D

很大，

寄生电容很小，< /p>

所以两条导线中的信号一直是井水不犯河水。

< br>但是随着

MOS

管的逐渐增多，导线间的距离越来越短， 寄生电容的影响越来越大—两

根导线之间都是

0

电压，

突然一根导线中的电压要从

0

< br>上升到

1

，

这时由于寄生电容的 存在，

上升过程就变得相对缓慢。

这种延迟现象轻则拖慢整个电 路的数据传递速度，

严重时会造成

数值读取错误，影响高频电路 的正常工作。

由于寄生电容的影响，本该瞬间完成的信号变化被严重滞后了

为了降低信号线相互之间的串扰，工程师们找到了一种碳掺杂氧化物

(CDO

，

Carbon

Doped

Oxide)

。这种材料 的介电常数为

3K

，要低于二氧化硅

4 .2K

的介电值。用新材料来充当导线

之间的“填充物”，进而 减少寄生电容对芯片的影响，让信号在芯片中的传递更加快速。

介绍完

Low-K

之后，再来看

Hi g h-K

。需要大家注意的是，

High-K

工艺是针对

MOS

管

的改进， 而不是导线电路。

这里我们再来引入一个“阈值电压(Vt) ”的概念。顾名思义，阈值电压就是指使

MOS

管导通时加在栅 极的最小电压，如果栅电压低于这个电压，

MOS

管将关闭。常 识告诉我们，

要将栅极电压从

0

提升到

Vt

，或者从

Vt

降到

0

都是需要时间的，如果这个过程需要

10ns

，

那么也就意味着这个

MOS

管一秒内最多变化

1

亿次，即

MOS

管最快只能有

100MHz

的频率。

有没有办法加快

MOS

开关的速度呢？当然有！而且有两种方法，

其一 是增大栅极电压，

不过这么做的副作用是功率迅速增大，

这是我 们绝对不能接受的；

另一种则是降低阈值电压，

让

MOS

管更容易开关。在这种思路下，

CPU

的工作电压从

Pentium 4

时期的

1.3V

一直降到

酷睿

2

时期的最低

0.765V

。

MOS

管在电子显微镜下的剖面图

< /p>

仔细研究之后，我们会发现导体栅极、绝缘层、不绝缘的衬底也能形成一个类似电容

的模型。而且如果这个电容值越大，那么同样的栅极电压就能吸附更多的电荷，提高

< p>
MOS

管导通的速度。

在这种思维的指导下，

随着工艺的进步，

二氧化硅绝缘层的厚度不断被减小。

到

90nm

工艺时，二氧化硅绝缘层的厚度已经做到

1.2nm

，仅仅

5

< br>个原子厚。

极薄的二氧化硅层带来了

< br>MOS

管速度的提升，也不可避免地助长了栅极漏电流，因为

这么薄的“绝缘层”已经失去了绝缘的能力，

大量电荷穿越二氧化硅层，

< p>
通过衬底溜走。

最

终的结果就像是

90nm

的

Prescott

核心的

Pentium 4

处理器，工 作频率接近

4GHz

，同时功率也近

1 40W

。

越过

90nm

门槛之后，单纯依靠缩小绝缘层厚度来提高

MOS< /p>

管开关速度已经行不通了。

于是科学家们拿自半导体工业诞生几十 年来都未曾碰过的绝缘层介电常数

K

开刀了，

< br>目标就

是充当绝缘介质的二氧化硅层。在

45nm

生产工艺中，

Intel

的工程师开始使用一 种新型的

基于铪

(Hr)

的化合物作为 绝缘层材料。这种

High-K

物质能够在厚度不变的情况下提 供更大

的介电能力，从而帮助

MOS

管 运行在更高的频率之上。

由于铪化合物的特殊分子结构，其绝 缘能力达到传统二氧化硅的

10000

倍，即使是未

< p>
来将绝缘层厚度降低到

0.1nm

时，

< p>
也能充分履行绝缘的职责。

为了配合新的

Hig

h-K

绝缘层，

栅极材料也做了更新，

抛弃了和新绝缘层结合不好的多晶硅，

改用了新的全金属材料。

故此，

Intel

的

< br>Hig h-K

技术全称为了

HKMG

< br>技术

(High-K Metal Gate

高介电金属 栅

)

。

HKMG

技术

让

Intel

的

45nm

的酷睿

2

处理器彻底 扔掉了发热量大的毛病，同时其频率提升能力也强于

65nm

的 酷睿

2

，无论是从性能还是功耗上讲都重新走到了业界前面。< /p>

为什么

AMD

到目前仍没有使用

High-K

材料？

有的朋友会纳闷，为什么处理器另一阵营的

AMD

到现在都没有使用

High-K

，却能很好

地控制

CPU

的功耗 呢？这就要归功于

AMD

自

Athlo n

时代就开始使用

SOI

工艺。

SOI

是

Silicon On

< p>
Isolator

的缩写，

即绝缘体上的硅技术。

和传统的纯硅晶圆不同，

SOI

工艺使 用的晶圆底部

是一层绝缘层。

正是这层绝缘体切断了上方

MOS

管漏电流的回路，

使得基于

< p>
SOI

技术的芯片

天生就有抵抗漏电流的本事。< /p>

Low-K

与

High-K

的区别

正因如此

AMD

这么多年来，

都不需要考虑太多漏电流的问题。

不过按照计划，

AMD

将在

32nm

时导入

High-K

技术，以提高栅极控制能力。由于

SOI

技术来自

IBM

技术联盟，而

IBM