-
高级
AS
IC
芯片综合
翻译者：阿信
使用
Synopsys
公司的
Design Compiler
Physical Compiler
和
PrimeTime
第二版
1
目录
写在前面
前言
前言
事实证明，相对于集成电路
IC
设计规
模半导体产业是相对？？。作为一个团
体，
80
年代中期，每个芯片集成了大约
1000
个晶体管，我
们称之为大规模集成
电路（
LSI
）<
/p>
，仅仅在大约两年后，每个芯片的晶体管集成数量就达到了
1
万
~10
万个，我们所用的术语也迅速的变
成了甚大规模集成电路（
VLSI
）
。
Preface
前言
这本书的第二版描述了一些使用
Synopsys
公司的一套工具在
A
SIC
芯片设计中
的高级概念和技术，包括
ASIC
芯片综合，物理综合，形式验证和静态时序分析
等
。另外，对
ASIC
的整个设计流程和沈亚微米（
Very-Deep-Sub-Micron
）设计
技术作了详细的介绍。
这本书的重点是在
Synopsys
工具的实时使用上，用工具去解决在深亚微米尺寸
领域的各种问题。
将展示给读者解决在亚微米
ASIC
设计复杂问题的有效设
计方
法。重点就在
HDL
的编码风格，
综合和优化，动态仿真，形式验证，可测性设
2
计
DFT
扫描链的插入，版图设计的连接，物理综
合和静态时序分析。在每一步，
确定设计流程中每一段的问题，问题的解决方法并围绕此
问题展开详细的论述。
另外，
关于版图设计的关键问题，
比如时钟的综合和最后的集成也作了较长篇幅
的讨论。最后，这本书深
入的讨论了基本的
Synopsys
技术库和编码风格，综合<
/p>
优化技术。
这本书的读者对象是刚刚工作的
ASIC
设计工程师和学习过
ASIC
大规模集成
电路设计与可测性设计课程的高年级学生。这本书并不是想取代
Synopsys<
/p>
的参
考手册，而是为任何参与
ASIC<
/p>
设计的人员而写。同时，这本书对那些没有版图
能力或者自己有技
术库但是需要其他公司来做后端集成和最终制造器件的计者
（和公设司）
都是很有用。
因为到深亚微米技术会遇到各种各样的问题，
本书提
供了可选择的；
这本书同
时也介绍了设计人员对不同
EDA
工具商提供的各种工具时所面
临常见
问题的解决方法。
这本书中的所有
Design
Com
piler
命令都更新为
Tcl
版本的
命令。为了尽量反映
最新版
(2000.11
< br>—
SP1)
的
Synopsys
的这套工具，这些命令都作了及时的更新。
各章概要
第一章简要介绍了用
Synopsys
工具设计
ASIC
流程时各种不同平台。
这个设
计流程在此作了精简的描述，从概念到流片。这一章对那些想学习
ASIC
设计的
整个流程但还没有钻研过芯片设计
到集成的整个流程的设计者是非常有用的。
第二章论述了第一
章中描述的
ASIC
设计流程中的实践方面的问题。
初学者
可以把这一章作为指导手册。有使用
Syn
opsys
工具经验的设计者可以把这一章
作为有益的参考。没
有使用
Synopsys
工具作综合经验的读者可以先跳过本章
，
在读完后续章节后再读这一章。
综
合的基本概念在第三章有详细的解释。
这些综合术语的概念贯穿到后面的
3
所有章节。
读者将会发
现这些信息非常有用，
可以对这些工具及工具的使用环境
有一个
基本的理解。
第四章对
Synops
ys
技术库做了基本的讲述。设计这常常对技术库的技术细
节不
够了解，
同时这些库包含了各种具有不同驱动能力的库单元。
然
而，
一个拥
有丰富单元的库往往决定了综合的最终质量。
因此，
这一章就从设计者的角度来
讲述
Synopsys
技术库。集中讲述延迟的计算方法和其他技术，这些
技术主要用
来改变技术库的行为，提高综合的质量。
合适的功能划分和好的编码风格是获得好的输出结果的必然要求。
第
5
章讲
述了各种技术来指导读者该怎样做合
适的功能划分来达到预期的优化目标。另
外，这一章也讲述了
H
DL
的编码风格，并举出多个附有点评的例子来引导读者
编写出
逻辑速度更快面积更小的设计。
Design
Compiler
综合和优化所使用的命令在第
6<
/p>
章作了描述。这一章包含
了对
Synop
sys
工具的初学者和有经验的人员都非常有用的信息。这一章注重实
< br>际应用。这一章列举了数个例子来指导读者对这些命令的使用。
第
7
章讨论了为满足时许和面积要求的优化技术。
在老版本的
DC
和新版
本的
DC
都有讲述，重点是新版本。重点讲述了
Design
Compiler
中采用的新的
优化技术“
< br>TNS
”
。同时对各种逻辑优化技术也作了详细介绍。另
外，对不同编
译策略的优点和缺点也给出了详细的讨论。
可测性（
DFT Design For Test
）设计技术越来越成为
ASIC
设计工程师考虑<
/p>
的一大要素。第
8
章对当今设计界所使用
的各种
DFT
技术作精简的描述，随后
对使用
Synopsys
的
Test
Compiler
工具作器件的扫描插入给出了详细介绍。
介
绍
了
Design Compiler
做扫描链插入的命令。
介绍一些指导方针来处理
DFT
设计的
中的各种问题。
第
9
章介绍了
Design
Compiler
与后端版图的连接特性，描述了前端和后端
工具的接口。同时，这一章介绍了设计中版图优化的一些策略。这包括
i
n-place
4
和
location
优化技术。更进步，列出一节专门讨论时钟树的插入和时钟
树的转移
的相关问题。
这一章对那些不打算自己做版图而希望学
习布局布线过程和整个芯
片集成技术的设计者或公司都是极其有用的。
< br>
物理综合技术的引入，迅速的改变了传统的综合方法。第
10
章详细描述了
物理综合技术。
这
一章描述了各种得到优化结果的物理综合方法。
为了理解物理
综
合的流程，
建议读者先去读一些好传统设计流程相关的章节
（尤
其是第
9
章）
，
然后再来读这一章。
将这一章讲述的流程和传统的流程做一个比较学习。
为了使
用这个新的工具，本章列出了一些脚本的例子来说明使用方法。
第
11
章的标题是
SDF
（标准延时文件）
文件的产生：
为了做动态时许仿真，
这一章描述了
用
Design
Compiler
或
PrimeTime
产生
SDF
文的过程。有一节讲
述
SDF
文件的语法格式，接下来详细讨论在版图前和版图
后的
SDF
文件的产生
过程。
另外，
为了更好的帮助设计人员获得成功的仿真，
这章还给出了一些新的
思想和建议。
这一章对那些做动态仿真
和形式验证来验证设计功能的设计者非常
有用。
第
12
章给读者介绍了用
P
rimeTime
做静态时序分析的基本知识。这包括其
中一节
讲述了使用
PrimeTime
的
Tc
l
语言。同时描述了用
PrimeTime
完成静态时
序分析的一些命令，
这些命令对设计人员找出设
计中可能存在的违反时序的错误
也是很有帮助的。
设计出可靠工作的芯片的关键一步就是对特定的设计能够成功的做完静态
时
序分析。
这种能力使得静态时序分析成了整个设计流程中最重要的一步而且成
为很多设计者公认的判断
ASIC
销售商的标准。
第
13
章主要讲述了用
PrimeTime
做静态时序分析的一些基本的高级的论题。
这一章很有效的说明了在整个设计流
程中版图前和版图后
PrimeTime
的使用。
另外，
列举了许多例子来说明在各种假
定情况下的报告和建议设置分析。
这一章对那些想从传统的动态仿真分析法向静
态分析法设计转移的设计者非常有用。<
/p>
对那些想用
PrimeTime
对设计做
更深入的
分析的读者也很有帮助。
5
这本书中用到的一些约定
所用
Sy
nopsys
的命令都是用
Ariel
字体打印的。
这包括所有例子中的综合
脚本和时序分析脚本。<
/p>
命令行的提示符使用
Courier
New
字体打印的。例如：
dc_shell>
和
pt_shell>
一些命令中使用的选择值都用三角括号
<
和
>
括起来
了。总之，这些值在
命令使用之前必须被具体的取值替换掉。例如：
set_false_path
–
from
反斜杠
“
”
表示本行写不完下一行继续，而竖杠“
|
”字符表示“或”的关系。
例如：
compile
–
map_effort low | medium |
high
-incremental-mapping
无论那里，关键字都是斜体的（
italicized
）
。需要强调的主要论题或观点都
用下划线或
粗体字
表示。
致谢
没翻译
关于作者
6
Himanshu
Bhatnagar
是位于美国加利佛尼亚州新口海滩
Conextant
Systems
公司
ASIC
设计小组的领导者。该公司是世界上最大的专注于电子通信半导体产品的
供应商
。
作者利用最新的高性能的
Synopsys
< br>公司和其他公司的
EDA
工具来研究
下一代的
ASIC
设计流程和设计方法学。
加入
Conexant<
/p>
公司之前，
作者在新加坡的特许微电子公司和位于法国格勒诺布<
/p>
尔市的公司总部工作。
他在英国威尔士
S
wansea
大学完成了他的电子与计算机科
学学士学位，在美
国的
Clemson
大学完成了大规模集成电路设计的硕士学位
。
1
ASIC
设计方法学
随着深亚微米半导体器件尺寸的缩小，
传统的设计方法变得越来越困难。
除此
之外，
在同一个晶元中集成了越来越多的
晶体管，
这使得设计功能的验证非常困
难，
甚至不能确认设计的功能正确与否。
另外，
在关键的产品上
市时间的压力下
设计周期没有变化，
或者被持续的缩短了。
为了解决这些问题，
发展了新的设计
方法和
设计工具，使
ASIC
设计方法容易使用。
这一章的主要作用就是带领读者认识在亚微米领域芯片设计的不同阶段。
同时
对改进设计流程的一些技术也作了介绍。
从这本书的上一版开始，
Synop
sys
公司又介绍了另外一个叫做物理综合
（
< br>Physical
Compiler
）的工具。在这个
工具中，综合和布局的处理更加紧密。因
此，
相对传统的设计流
程有了很大的改变。
这一章向读者强调了这些新技术的重
要性，
解释了为什么这些新技术在整个设计流程中达到设计最优化的必须性和这
些新技术怎样缩短整个设计周期。因为这个工具对
IC
设计界来说还是陌生的，
到现在为止，还没有
100%
的融入到设计界，所以对传统的设计流程和新的设计
流程都作了讨论。<
/p>
7
这一章主要在
ASIC
设计流程的基础上讲述整个综合过程，
从
RTL
级代码到
最后的流片。讨论了传统设计流程和物理综合流程。
1.1
传统的设计流程
下面讲述传统的
ASIC
设计流程包含的步骤。
流程图
1-1
说明了整个设计流程，
下面加以讲述
。以后的章节将更加详细的讲述和综合有关的话题。
1.
结构和电气规范。
2.
RTL
级的
HDL
编码。
3.
为包含存储元件的设计做可测性
DFT
和存储自测试
BIST
的插入。
4.
为了确保设计功能正确，做全面的动态仿真。
5.
设计环境的设定。这包括技术库
的使用和其他和环境有关的属性设置。
6.
使用
Design
Compiler
对设计进行扫描链插入（可选择
JTAG
）
，设计约束
和综合。
7.
使用
Design
Compiler
自带的静态时序分析工具对设计做模块级的静态时
序分析。
8.
使用
Formality
工具对设计进行形式验证，比较
RTL
和综合后的网表。
9.
使用
P
rimeTime
工具对整个设计进行版图前的静态时序分析。
10.
使用版图实现工具对提取的时序约束进行反标。
11.
在时序驱动下进行初步的单元布局，时钟树的插入和全局布线。
12.
把时钟树转化为
DesignCompiler
内部的原始设计网表。
8
13.
用
D
esignCompiler
对设计进行局部优化。
14.
使用
Formality
工具对设计在综合后的网表和插入时钟树的网表进行形式
验证。
9
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