-
半导体制造、
Fab
以及
Silicon Processing
的基本知识
(
想入此行当的朋友请先
)
最近天涯有不少的弟兄
谈到半导体行
业，以及
SMIC
、
Grace
等企
业的相关信息。
在
许多弟兄迈进或者想要迈进这个行业之前，我想有许多知识和信息还是需要了解的。
正
在半
导体制造业刚刚全面兴起的时候，我加入了
SMIC
，在它的
Fab
里做了四年多。
历经
SMIC
生
产线建立的
全部过程，认识了许许多多的朋友，也和许许多多不同类型的客户打过交道。也算有一些小
小的经验。就着工作的间隙，把这些东西慢慢的写出来和大家共享。
如果有什
么错误和不当的地方，请大家留贴指正。
从什
么地方开始讲呢？
就从产业链开始吧。
有需求就有生
产
就有市场。
市
场需求（或者潜在的市场需求）的变化是非常快的
，尤其是消费类电子产品这类产品不同于
DRAM
，在
市
场上总是会有大量的需求。也正是这种变化多端的市场需求，催生了两
个种特别的半导体行业
——
Fab
和<
/p>
Fab Less Design
House
。
我
这一系列的帖子主要会讲
Fab
，但是在一
开头会让大家对
Fab
周
围的东西有个基本的了解。
像
Intel
、
Toshiba
这样
的公司，它既有
Design
的部分，也有生
< br>产的部分。这样的庞然大物在半导体界拥有极强的实力。同样，像英飞凌这样专注于
DRAM
的公司，活
得也很滋
润。至
于韩国三星那是个什么都搞的怪物。这些公司，他们通常都有自己的设计部门，自己生产自己的
< br>产品。有些业界人士把这一类的企业称之为
IDM
。
但是随着技
术的发展，要把更多的晶体管集成到更小的
Chip
上去，
Silicon Process
的前期投
资变得非常的大。一条
8
英寸的生
产线，需要投资
7~8
亿美金；而一条
12
英寸的生
产线，需要的投资达
12~15
亿美金。能够负担这样投资的全世界来看也没
有几家企
业，这样一来就限制了芯片行业的发展。准入的高门槛，使许多试图进
入设计行业的人望洋兴叹。
这个时候台湾半导体教父张忠谋开创了一个新的行业
——
foundry
。他离
开
TI
，在台湾
创立了
TSMC
，
TSMC
不做
Des
ign
，它只
为做
Design
的人生
产
Wafer
。
这样，门槛一下子就降低了。随便几个小朋友，只要融到少量资本，就能够把自己的设
计变成产品，如
果市场还认可这些产品，那么他们就发达了。同一时代，台湾的联华电子
也加入了这个行当，这就是我
们所称的
UMC
< br>，他
们的老大是曹兴诚。
——
题
外话，老曹对七下西洋的郑
和非常
钦佩，所以在苏州的
UMC
友好厂（明眼人一看就知道是
UMC
在大
陆偷跑）就起名字为
―
和
舰科技
‖
，而
且把厂区的建筑造的非常有个性，就像一群将要启航的
战船。
----
想到哪里就
说到哪里，大家不要见怪。
在
TSM
C
和
UMC
的扶植下，
Fab Less Design House
的成
长
是非常可观的。从
UMC
中分离出去
的
一个
,
小小的
Design Grou
p
成
为了著名的
―
股神
‖
联发科。当年它的
VCD/
DVD
相
关芯片红透全世界，股票
<
/p>
也
涨得令人难以置信。我认识一个台湾人的老婆，在联发科做
Support
工作，靠它的股票在短短
的四年内
赚了
2
亿台币，从此就再也不上班了。
Fab Less
Design House
的成功
让很多的人大跌眼镜。确实，
单独维持
Fab
的成本太高了，所以很
多公司就把自己的
Fab
剥离出去，<
/p>
单独来做
Design
。
Foundry
专注于
Wa
fer
的生
产，而
Fab Less
Design House
专注于
Chip
的
设计，这就是分工。大家都不能坏了行规。如果
Fab
Less Design
House
觉得自己太牛了，想要自
建
Fab
来生
产自己的
Chip
，那会遭到
Foundry
< br>的抵制，像
UMC
就利用
专利等
方法强行收购了一家
Fab Less Design House
辛辛苦苦建立起来的
Fab
。而如果
Foundry
自己去
做
Desig
n
，那
么
Fab Less
Design House
就会心存疑惑
——
< br>究竟自己的
Pattern Design
会不会被
对方盗取使用？结果导致
Foundry
的
吸引力降低，在
产业低潮的时候就会被
Fab Less
Design House
抙
弃。
总体来讲，
Fab Less Design House
站在
这个产业链的最高端，它们拥有利润的最大头，它们投入小，风
险高，收益大。其次是
Foundry(Fab)
，
它
们总能拥有可观的利润，它们投入大，风险小，受益中等。再次是封装测
试（
Package&Testing
），
它
们投入中等，风险小，收益较少。
当然，
这里面没有记入流通领域的分销商。事实上分销商的收益和投入是无法想象和计量的。我认识一个分销<
/p>
商，他曾经把
MP3
卖到了
50%
的利
润，但也有血本无归的时候。
所以
Design House
是
―
三年不
开张，开张吃三年。
‖
而
Fab
和封装
测试则是赚个苦力钱。对于
Fab
来
讲，同样是
0.18um
的
8
英寸
Wafer
，价格差不多，
顶多根据不同的
Metal
层数来算钱，到了封装测
试那里会按照封装所用的模式和脚数来算钱。这样
Fab
卖
1200
美元的
Wafer
被
Designer
拿去之后，
实际上卖多少钱就与
Fab
它
们没有
关系了，也许是
10000
美
元，甚至
更高。但如果市
场不买账，那么
Design House
可能就直接完蛋了，因
为它的钱可能只够到
Fab
去流几个
Lot
的。
作者：
core-
logic
回
复曰期：
2005-12-26
17:44:19
我的前老板曾
经在台湾
TSMC
不小心
MO
，
结果跑死掉一批货，结果导致一家
Des
ign House
倒
闭。题外话
——
Fab
的小弟小妹看到
动感地带的广告
都气坏了，什么
―
没事
MO
一下
‖
，
这不找抽吗？没
事
MO
（
Miss
< br>Operation
）一下，一批
货
25
片
损失两万多美元，奖金扣光光，然后被
fire
。
在
SMIC
，我
带的一个工程师
MO
，
结果导致一家海龟的
Design House
直
接
关门放狗。这个小子很不爽的跳槽去了一家封装厂，现在混得也还好。
所以
< br>现在大家对
Fab
的定位
应该是
比较清楚的了。
Fab
有
过一段黄金时期，那是在上个世纪九十年代末
。
TSMC
干四年的普通工程
师一年的
股票收益相当于
100
个月的工
资（本
薪），而且时不时的公司就广播，
―
总经理感谢大家的努力工作
，这个月加发一个月的薪水。
‖
但是
过了
2
001
年，也就是
SMIC
等在大
陆开始量产以来，受到压价竞争以及市场不景气的影响，
Fab
的好
时光就一去不复返了。高昂的建厂费用，高昂的成本折旧，导致
连
SMIC
这样产能利用率高达
90%
的
Fab
还是赔钱。这样一来，股票的
价格也就一落千丈，其实不光是
SMIC
，像
< br>TSMC
、
UMC
的股票价格<
/p>
也大幅下滑。
但是已
经折旧折完的
Fab
就
过得很滋润，比如先进（
ASMC
），它是一个
5
英寸、<
/p>
6
英寸的
Fab
，
折旧早完了，造多少
赚多少，只要不去盖新厂，大家分分利润
，曰子过的好快活。
所以按照目前中国大
陆这边的状况，基本所有的
F
ab
都在盖新厂，
这样的结论就是：很长的一段时间内，
Fab
不会
赚钱，
F
ab
的股票不会大
涨，
Fab
的工程
师不会有过高的收入。虽然一直在亏本，但是由于亏本的原因主要
是折旧，所以
Fab
总能保持正的现金
流。而且正很多。所以结论是：
Fab
赔钱，但绝对不会倒闭。
如果你去
Fab
工作，就不必担心因
为
工厂倒闭而失业
下面
讲讲
F
ab
对人才的需求状况。
Fab
是一
种对各类人才都有需求的东西。无论文理工，基本上都可以再
Fab
里找到
职位。甚至学医的
MM
都在
SMIC
找到了厂医的位置。很久以前有一个
< br>TSMC
工程
师的帖子，他说
F
ab
对
人才的吸
纳是全方位的。（当然
坏处也就是很多人才的埋没。）有兴趣的网友可以去找来看看。
一般来
讲
，文科的毕业生可以申请
Fab
厂的
H
R
，法
务，文秘，财会，进出口，采购，公关
< br>之
类的职位。但是由于是
Support
部
门这些位置的薪水一般不太好。那也有些厉害的
MM
选择
<
/p>
做客
户工程师（
CE
）的，某些
MM
居然
还能做成制程
工程师，真是佩服啊佩服。
理工科的
毕业生选择范围比较广：
计算机、信息类的毕业生可以选择
作
IT
，在
Fab
厂能
够学到一流的
CIM
技
术，但是由于不受重视，很多人学了本事就走人先了。
工程
类的
毕业生做设备
(EE)
的居多，一般而言，做
< br>设备不是长久之计。可以选择做几年设备之后转制程，或者去做厂商（
vendo
r
），
钱会比较多。当然，也有少数人一直做设备也
发展得不错。比较不建议去做厂务。
材料、物理
类的毕业生做制程
(PE)
的比
较多，如果遇到老板不错的话，
制程倒是可以常做的，挺两年，下面有了小弟小妹就不用常常进
Fab
< br>了。
如果做的不爽，可以
转
PI
E
或者
TD
，
或者厂商也可以，
这个钱也比较多。
电子类的毕业生选择做制程整合，
也就是
Integration
（
PI
E
）得比
较多，这个是在
Fab
里主
导的部门，但如果一开始没有经验的话，容易被
< br>PE
忽悠。所以如果没有
经验就去做
PIE
的
话，一定要跟着一个有经验的
PIE
，不要管他是不是学
历比你低。
所有
硕士
或者以上的毕业生，尽量申请
TD
的
职
位，
TD
的
职位比较少做杂七杂八的事
情。但是在工作中需要发挥主动性，不然会学不到东西，也容易被
PIE
之
类的人骂。
将来有
兴趣去做封装、测试的人可以
选择去做产品工程师（
PDE
）。
有
兴趣向
Design
转型的人可以选择去做
P
IE
或者
PDE
。
喜
欢和客户打交道的人可以选择去做客户工程师
CE
，
这个位置要和
PIE
搞好
关系，他们的
Support
是
关键。
有虐待
别人倾向，喜欢看着他人无助神情的人可以考虑去做
QE
。
QE
的弟兄把
PI
E/PE/EE/TD/PDE
之
类的
放挺
简直太容易了。：）
先
转贴一些词汇表，免得到时候冒些
个专有名词大家不好理解：
1 Active Area
主
动区（工作区）
主
动晶体管（
ACTIVE TRAN
SISTOR
）被制造的区域即所
谓的主动区（
ACTIVE AREA
）。在
标准之
MOS
制造
过程中
ACTIV
E AREA
是由一
层氮化硅光罩即等接氮化硅蚀刻之后的局部
场区氧化所形成的，而由于利用到局部场氧化之步骤，所以
ACTIVE
AREA
会受到
鸟嘴（
BIRD’S
BEAK
）之影响而比原先之氮化硅光罩所定
义的区域来的小，
以长
0.6UM
之
场区氧化而言，大概
会有
0.5UM
之
BIRD’S
BEAK
存在，也就是
说
ACTIVE
AREA
比原在之氮化硅光罩所定
义的区域小
< br>0.5UM
。
2 ACTONE
丙
酮
1.
丙
酮是有机溶剂的一种，分子式为
CH3COCH3
。
2.
性
质为无色
，具刺激性及薄
荷臭味之液体。
3.
在
FAB
内之用途，主要在于黄光室内正光
阻之清洗、擦拭。
4.
对神经中枢具中度麻醉性，对皮肤黏膜
具轻微毒性，长期接触会引起皮肤炎，吸入过量之丙酮蒸汽会刺
激鼻、眼结膜及咽喉黏膜
，甚至引起头痛、恶心、呕吐、目眩、意识不明等。
5.
允<
/p>
许浓度
1000PPM
。
3 ADI
显影后检查
1.
定
义：
After
Developing Inspection
之
缩写
2.
目的：
检查黄光室制程；光阻覆盖
→
对准
→
曝光
→
显影。发现缺点后，如覆盖不良、显影不良
…
等即予修改，
以
维护产品良率、品质
。
3.
方法：利用目
检、显微镜为之。
4
AEI
蚀刻后检查
1.
定
义：
AEI
即
Aft
er Etching Inspection
，在
蚀刻制程光
阻去除前及光阻去除后，分别对产品实施全检或抽样检查。
2.
目的：
2-1
提高
产品良率，避免不良
品外流。
2-2
达到品
质的一致性和制
程之重复性。
2-3
显示制程能力之指针
2-4
阻止
异常
扩大，节省成本
3.
通常
AEI
检
查出来之不良品，非必要时很少作修改，因为重去氧化层或重长氧化层可能造成组件特性改变可
< br>靠性变差、缺点密度增加，生产成本增高，以及良率降低之缺点。
5 AIR SHOWER
空气洗
尘室
进入洁净室之前，需穿无尘衣，因在外面更衣室之故，无尘衣上沾着尘埃，故进洁净室之前，需经空气
喷洗机将尘埃吹掉。
6 ALIGNMENT
对准
1.
定
义：利用芯片上的对准键，一般用十字键和光罩上的对准键合对为之。
2.
目的：在
IC
的制造
过
程中，必须经过
6~10
次左右的
对准
、曝光来定义电路图案，对准就是要将层层图案精确地定义显像在芯片上面。
3.
方法：
A.
人眼
对
准
B.
用光、
电组合代替人眼，即机械
式对准。
7 ALLOY/SINTER
熔吅
Alloy
之目的在使
铝与硅基
(Si
licon Substrate)
之接触有
Ohmic
特性，即
电压与电流成线性关系。
Alloy
也可降低接触的阻
值。
8 AL/SI
铝
/
硅
靶
此
为金属
溅镀时所使用的一种金属合金材料利用
Ar
游离的离子，
让其撞击此靶的表面，把
Al/Si
的原子撞
击出来，而镀在芯片表面上，一般使用之组成为
Al/Si (
1%)
，将
此当作
组件与外界导线连接
。
9
AL/SI/CU
铝
/
硅
/
铜
金属
溅
镀时所使用的原料名称，通常是称为
TARGET
，其成分
为
0.5
﹪铜，
1
﹪硅及
98.5
﹪铝，一般制程通常是
使用
99
﹪铝
1
﹪硅，后来为了
金属
电荷迁移现象（
ELEC
TROMIGRATION
）故
渗加
0.5
﹪铜，以降低金属电荷迁移。
< br>
10
ALUMINUN
铝
此
为金属溅镀时所使用的一种金属材料，利用
Ar
游
离的离子，
让其撞击此种材料做成的靶表面，把
Al
的原子撞
击出来，而镀在芯片表面上，将此当作组件与外界导线之连接。<
/p>
11
ANGLE LAPPING
角度研磨
Angle
Lapping
的目的是
为了测量
J
unction
的深度，所作的芯片前
处理，这种采用光线干涉
测量的方法就称之
Angle
Lapping
。公式
为
Xj=λ/2
NF
即
Junction
深度等于入射
光波
长的一半与干涉条纹数之乘积。但
渐渐的随着
VLSI
组件的缩小，准确度及精密度都无法因应。
如
SRP(S
preading Resistance
Prqbing)
也是
应用
Angle
Lapping
的方法作前
处理，采用的方法是以表面植入浓度
与阻值的对应关系求出
Junction
的深度，精确度
远超过入射光干涉法。
12 ANGSTRON
埃
是一个
长
度单位，其大小为
1
公尺的百
亿分之一
，约为人的头发宽度之五十万分之一。此单位常用于
IC
制程上
，表示其
层（如
SiO2
，
Poly
，
SiN
….<
/p>
）厚度
时用。
13 APCVD
（
ATMOSPRESSURE
）
常
压化学气相沉积
APCVD
为
Atmosphere(
大气
)
，
Pressure(
压力
)
，
Chemical(
化学
)
，
Vapo
r(
气相
)
及
Deposition(
沉
积
)
的
缩写，也就是说，反应气体（如
SiH4(
g)
，
B2H6(g)
，和
O2(g)
）在常
压下起化学反应而生成一层固态
的生成物（如
BPSG
）于芯片上。
14 AS75
砷
自然界元素之一；由
33
个
质子，
42
个中子即
75
个
电子所
组成。半导体工业用的砷离子（
As
＋）可由
< br>AsH3
气体分解得到。砷是
N-TYPE
DOPANT
常用
作
N-
场区、空乏区及
S/D
植入。
15
ASHING
，
STRIPPING
电浆光阻去除
1.
电浆预处理，系
利用电浆方式（
Plasma
），将芯片表
面之光阻加以去除。
2.
电浆光阻去除的原理，系利用氧
气在电浆中所产生只自由基（
Radical
）与光阻
（高分子的有机物）
发生作用，产生挥发性的气体，再由帮浦抽走，达到
光阻去除的目的。
3.
电浆光组的产生速率通常较酸液光阻去
除为慢，但是若产品经过离子植入或电浆蚀刻后，表面之光阻或
发生碳化或石墨化等化学
作用，整个表面之光阻均已变质，若
以硫酸吃光阻，无法将表面已
变质之光阻加以去除，故均必须先以电浆光阻去除之方式来做。
16 ASSEMBLY
晶粒封装
以
树酯或陶瓷材料，将晶粒包在其中，以达到保护晶粒，隔绝环境污染的目的，而此一连串的加工过程，
即称为晶粒封装（
Assembly
）。封装的材
料不同，其封装的作法亦不同，本公司几乎都是以
树酯材料作晶粒的封装，制程包括：芯
片切割
→
晶粒目
检
→
晶粒上「架」（
导线架，即
Le
ad frame
）
→
焊线
→
模
压封装
→
稳定烘烤（使树酯物性稳定）
→
切框、弯脚成型<
/p>
→
脚沾
锡
→
盖印
→
完成。以
树
酯为材料之
IC
，通常用于消
费性产品
，如计算机、计算器，而以陶瓷作封装材料之
IC
，属于高性<
/p>
赖度之组件，通常用于飞弹、火箭等较精密的产品上。
17 BACK
GRINDING
晶背研磨
利用研
磨机将芯片背面磨薄以便
测试包装，着重的是厚度均匀度及背面之干净度。一般
6
吋芯片之厚度
约
20
mil
～
30 mil
左右，
为了便于晶粒封装打线，故需将芯片厚度磨薄至
10 mil
～
15mil
左右。
18 BAKE, SOFT
BAKE,HARD BAKE
烘烤，
软烤，预烤
< br>烘烤（
Bake
）：在集成
电路
芯片上的制造过程中，将芯片至于稍高温（
60
℃
～
250
℃
）的烘箱内或<
/p>
热板上均可谓之烘烤，随其目的的不同，可区分微软烤（
Soft
bake
）与
预烤（
Hard
bake
）。
软烤（
Soft bak
e
）：其使用
时机是在上完光阻后，主要目的是为了将光阻中的
溶剂蒸发去除，并且可增加光阻与芯片之附着力。预
烤（
Har
d bake
）：又称
为蚀刻前烘烤（
pre-etch bake
），主要目的
为去除水气，增加光
阻附着性，尤其在湿蚀刻（
wet etching
）更
为重要，预烤不全长会造成过蚀刻。
19
BF2
二氟化硼
·
一
种供做离子植入用之离子。
·
BF2
＋是由
BF3
＋气体晶灯
丝加热分解成：
B10
、
B11
、
F19
、
B10F2
、
B11F2
。
经
Extract
拉出及
< br>质谱磁场分析后而得到。
·
是一
种
P-type
离子，通常用
作
VT
植入（
闸层）及
S/D
植入。
20 BOAT
晶舟
Boat
原意是
单木舟，在半导体
IC
制造
过
程中，常需要用一种工具作芯片传送、清洗及加工，这种承载芯片墓ぞ撸
?
颐浅浦
?
狟
oat
。一般
Boat
有两
种
材质，一是石英、另一是铁氟龙。石英
Boat
用在温度
较高（大于
300
℃
）的
场合。而铁氟龙
Boat
则用在传
送或酸处理的场合。
21 B.O.E
缓冲蚀
刻液
BOE
< br>是
HF
与
NH4F
依不同比例混吅而成。
6:1 BOE
蚀刻即表示<
/p>
HF
：
NH4F=1
：
6
的成分混吅而成。
HF
为主要的蚀刻液，
NH4F
则作为缓冲剂使用
。利用
NH4F
固定〔
H
＋〕
的
浓度，使之保持一定的蚀刻率。
HF
会浸
蚀玻璃及任何含硅石的物质，对皮肤有强烈
的腐蚀性，不小心被溅到，应用大量水冲洗。
22 BONDING PAD
焊垫
焊垫－晶利用以连接金线或铝线
的金属层。在晶粒封装（
Assembly
）的制
程中，有一个
步骤是作
―
焊
线
‖
，即是用金
线（塑料包装体）或铝
线（陶瓷包装体）将晶粒的线路与包装体之各个
接脚依
焊线图（
Bonding
Diagram
）<
/p>
连接在一起，如此一来，晶粒的功能才能有效地应用。由于晶粒上的金属线路的宽度即间隙
都非常窄小
，（目前
SIMC
所致的<
/p>
产品约是微米左右的线宽或间隙），而用来连接用的金线或铝线其线径目前由于受到材料的
延展性即对
金属接线强度要求的限制，祇能做到
1.0
～
1.3mil
（
25
.4
～
33j
微米）左右，在此情况下
，要把二、三十
微米的金属
线直接连接到金属线路间距只有
3
微米的晶粒上，一定会造成多条
铝线的接
桥，故晶粒上的铝路，在其末端皆设计成一个约
4mil
见方的
金属层，此即为焊垫，以作为
接
线使用。焊垫通常分布再晶粒之
四个外围上（以粒封装时的焊线作业），其形状多为正方形，亦有人将
第一焊线点作成圆
形，以资辨识。焊垫因为要作接线，其上得护层必须蚀刻掉，故可在焊垫上清楚地看
到<
/p>
―
开窗线
‖
。而
晶粒上有
时亦可看到大块的金属层，位于晶粒内部而非四周，其上也看不到开窗线，是为
电容。
23 BORON
硼
自然元素之一。由五个
质子及六个中子所组成。所以原子量是
11
。另外有同位素，
是由五个
质子及五个中子所组成原子量是
10
（
B10
）。自然界中
这两种同位素之比例是
< br>4
：
1
，可由磁
场质谱分析中看出，是一种
P-type
的离子（
B 11
＋），用来作
场区、井区、
VT
及
S/D
植入。
24
BPSG
含硼及磷的硅化物
BPSG
乃介于
Poly
之上、
Metal<
/p>
之下，可做
为上下两层绝缘之用，加硼、磷主要目的在使回流后的
Step
较平缓，以防止
Metal
line
溅镀上去后，造成断线。
25 BREAKDOWN
VOLTAGE
崩
溃电压
反向
P-N
接面
组件所
加之电压为
P
接
负而
< br>N
接正，如
为此种接法则当所加电压通在某个特定值以下
时反向电流很小，而当所加电压值大于此特定值后，反向
电流会急遽增加，此特定值也就
是吾人所谓的崩溃电压（
BREAKDOWN VOLTAGE
）一般吾人所定
义反向
P
＋
- N
接面之反向
电流为
1UA
时之电压为崩溃电压，在
P
＋
- N
或
N
＋
-P
之接回
组件中崩溃电压，随着
N
（或者
P
）
之
浓度之增加而减小。
26 BURN IN
预烧试验
「
预烧」（
Burn in
）
为可靠性测试的一种，旨在检验出哪些在使用初期即损坏的产品，而在出
货前予以剔除。预烧试验的作
法，乃是将组件（产品）至于高温的环境下，加上指定的正
向或反向的直流电压，如此残留在晶粒上氧
化层与金属层之外来杂质离子或腐蚀性离子将
容易游离而使故障模式（
Failure Mode
）提早
显现出来，达到筛选、剔除「早期夭折」产品之目的。预烧试验分为「静态预烧」（
Static Burn in
）与
「
动态预烧」（
Dynamic Burn in
）两
种，前者在试验时，只在组件上加上额定的工作电压即消耗额定的功率，而后者除此
外并有仿真实际工
作情况的讯号输入，故较接近实际状况，也较严格。基本上，每一批产
品在出货前，皆须作百分之百的
预烧试验，馾由于成本及交货其等因素，有些产品旧祇作
抽样（部分）的预烧试验，通过后才出货。另
外对于一些我们认为它品质够稳定且够水准
的产品，亦可以抽样的方式进行，当
然，具有高信
赖度的产品，
皆须通过百分之百的预烧试验。
27 CAD
计算机辅助设计
CAD
：
Computer Aided
Design
计算机辅助设计，此名词所包含的范围很广，可泛称一切计算机为工具
，所进行之设计；因此不
仅在
IC
设计
上用得到，建筑上之设计，飞机、船体之设计，都可能用到。在以往计算机尚未广泛应用时
，设计者必须以有限之记忆、经验来进行设计，可是有了所谓
CAD
< br>后，我
们把一些常用之规则、经验存入计算机后，后面的设计者，变可节省不少从
头摸索的工作，如此不仅大
幅地提高了设计的准确度，使设计的领域进入
另一新天地。
28 CD MEASUREMENT
微距
测试
CD: Critical
Dimension
之
简称。通常于某一个层次中，为了控制其
最小线距，我们会制作一些代表性之量测图形于晶方中，通常
置于晶方之边缘。简言之，
微距测量长当作一个重要之制程指针，可代表黄光制程之控制好坏。量测
C
D
之
层次通常是对线距控制较重要之层次，如氮化硅
、
POLY
、
CONT
、
MET…
等，而目前
较常用
于测量之图形有品字型，
L-BAR
等。
29 CH3COOH
醋酸
ACETIC ACID
醋酸
澄清、无色液体、有刺激性气味、熔点
16.63
℃
、沸点
118
℃
。与水、
酒精、乙
醚互溶。可燃。冰醋酸是
99.8
﹪以上之纯化物，有别于水容易的醋酸食入或吸入纯醋酸有中等的毒性，
对皮肤及组
织有刺激性，危害性不大，被溅到用水冲洗。
30 CHAMBER
真空室
,
反
应室
专指一密闭的空间，常有特殊的用途：诸如抽真空、气体反应或金属溅度等。针对此特殊空间之
种种外
在或内在环境：例如外在粒子数（
particle
）、湿度及内在温度、
压力、气体流量、粒子数等加以控制。达到芯
片最佳反应条件。
31 CHANNEL
信道
当在
MOS
晶体管的
闸极上加
上
电压（
PMOS
为负，
NMOS
为正），则闸极下的电子或电洞会
被其电场所吸引或排斥而使闸极下之区域
形成一反转层（
Inv
ersion Layer
），也就是其下之半
导体
P-type
变成
N-type Si
，
N-type
变成
P-
type Si
，
而与源极和汲极，我
们旧称此反转层为
―
信道
‖
。信道的
长度
―Channel
Length‖
对
MOS
组件
的参数有着极重要的影响，故我们对
POLY
CD
的控制需要非常
谨慎。
32 CHIP ,DIE
晶粒
一片芯片（
OR
晶
圆，即
Wafer
）上有
许多相同的方形小单位，这些小单位及称为晶粒。同一芯片上每个
晶粒都是相同的构造，具有相同的功
能，每个晶粒经包装后，可制成一颗颗我们曰常生活
中常见的
IC
，故
每一芯片所能制造出
的
IC
数量是很
可
观的，从几百个到几千个不等。同样地，如果因制造的疏忽而产生的缺点，往往就会波及成百成千个产
品。
33 CLT
（
CARRIER
LIFE TIME
）
截子生命周期
一、
定
义少
数戴子再温度平均时电子被束缚在原子格内，当外加能量时，电子获得能量，脱离原子格束缚，形
成自由状态而参与电流岛通的的工作，但能量消失后，这些电子
/
电洞将因在结合因素回复至平衡状态，
因子
当
这些载子由被激发后回复平衡期间，称之为少数载子
―LIFE
TIME―
二、
应用范围
1.
评估卢管和清洗槽的干净度
2.
针对芯片之清洁度及损伤程度对
CLT
值有影响为<
/p>
A.
芯片中离子
污染浓度及污染之金属种
类
B.
芯片中
结晶缺陷浓度
34 CMOS
互
补式金氧半导体
< br>金属氧化膜半
导体（
MOS
，<
/p>
METAL-OXIDE SEMICONDUCTOR
）其
制程程序及先在
单晶硅上形成绝缘氧化膜，再沉积一层复晶硅（或金
属）作为闸极，利用家到闸极的电场来控制
MOS
组
件的开关（导电或不导电）。按照导电载子的种类，
MOS
，又可分成两
种类型：
NMOS
（由
电子导电）和
PMOS
（由
电洞导电）。而互补式金氧半导体（
CMOSCOMPLEMENT
ARY MOS
）
则是由
NMOS
及
PMOS
组合而成，具有省电、抗噪声能
力强、
α
-PARTICLE
免疫力好
等
许多优点，是超大规模集成电路（
VLSI
< br>）的主流。
35 COATING
光阻覆盖
<
/p>
将光阻
剂以浸泡、喷雾、刷怖、或滚压等方法加于芯片上，称为光
阻覆盖。目前效果最佳的方法为旋转法；旋
转法乃是将芯片以真空吸附于一个可旋转的芯
片支持器上，适量的光阻剂加在芯片中央，然后芯片开始
转动，芯片上的光阻剂向外流开
，
很均匀的散在芯片上。要得到均匀的光阻膜，旋
转速度必须适
中稳定。而旋转速度和光阻剂黏滞性绝应所镀光阻剂的厚度。光阻剂加上后，必须经过软
烤的步骤，以除去光阻剂中过多的溶剂，进而使光阻膜较为坚硬，同时增加光阻膜与芯片的接合能力的
主要方法就是在于适当调整软烤温度与时间。经过了以上的镀光阻膜即软烤过程，也就是完成了整个 光
阻覆盖的步骤。
36 CROSS SECTION
横截面
IC
的制造基本上是由一
层一层的图案堆积上去，而为了了解堆积图案的构造，以改善制程或解决制程问题，经常会利
用破坏性
切割方式以电子显微镜（
SEM
）来
观察，而切割横截面、观察横截面的方式是其中较为普遍之一种。
37 C-V
PLOT
电容
,
电压圆
译意为电容、电压图：也就是说当组件在不同状况下，在闸极上施以某一电压时，会产生
不同之电容值
（此电压可为正或负），如此组件为理想的组件；也就是闸极和汲极间几乎
没有杂质在里面（
COMTA
MINATION
）。当外界
环境改变时（温度或压力），并不太会影响它的电容值，利用此可<
/p>
MONITOR
MOS
组件之好坏，
一般
△
V
＜
0
.2
为正常。
38 CWQC
全公司品
质管制
以往有些
经营者或老板，一直都认为品质管制是品管部门或品管主管的责任，遇到品
质管制做不好时，即立即指
责品质主管，这是不对的。品质管制不是品质部门或某一单位
就可以做好的，而是全公司每一部门全体
人员都参与才能做好。固品质管制为达到经营的
目的，必须结合公司内所有部门全体人员协力合作，构
成一个能共同认识，亦于实施的体
系，并使工作标准化，且使所定的各种事项确实实行，使自市场调查
、研究、开发、设计
、采购、制造、检查、试验、出货、销售、服务为止的每一阶段的品质都能有效的
管理，
这就是所谓的全公司品质管制（
Company Wide Quality Cont
rol
）。
实施
CWQC
的目的最主要的
就是要改善企
业体质；即发觉问题的
体质、重视计划的体质、重点指向的体质、重视过程的体质，以及全员有体系导
向的体质
39 CYCLE TIME
生
产周期时间
指原料由投入生
产线到产品于生产线产生所需之生产
/
制造
时间。在
TI-
ACER
，生
产周期有两种解释：一为
―
芯片
产出周期时间
‖
（
WAFER-OUT CYCLE TIME
），一
为
―
制程<
/p>
周期
时间
‖
（<
/p>
PROCESS CYCLE TIME
）
―
芯片
产出周期时间
‖
乃指
单一批号之芯片由投入到产出所需之生产
/
制造
时间。
―
制程
周期
时间
‖
则指所有芯片于单一工站平
均生产
/
制造
时间，而各工站（从头至
尾）平均生产
/
制造之加
总极为该制程
之制程周期时间。目前
TI-ACER
LINE
REPORT
之生
产周期时间乃采用
―
制程周期
时间
‖
。一般而言，生
产周期时间可以下列公式概略推算之：生产周期时间
=
在制品（
WIP
）
/
产能（
THROUGHOUT
）
40 CYCLE TIME
生
产周期
IC
制造流程
复杂，且其程序很长，自芯片投入至晶圆测试完成，谓之
Cycle Time
。由于
IC
生命周期很短，自
开发、生产至销售，需要迅速且能掌握时效，故
Cycle Time
越短，
竞争能力就越高，能掌握产品上
市契机，就能获取最大的利润。由于
Cycle Time
长
，不容许生产中的芯片因故报废或重做，故各项操作过程都要依照规范进行，且要做好故障排除让产
品流程顺利，早曰出
FIB
上市
销售。
41 DEFECT DENSITY
缺点密度
〝缺点密度〞系指芯片
单位面积上（如每平方公分、每平方英吋等）有多少〝缺点数〞之意，此缺点数一般可分为两
大类：
A.
可
视性缺点
B.
不可
视性缺点。前者可藉
由一般光学
显微镜检查出来（如桥接、断线），由于芯片制造过程甚为复杂漫长，芯片上
缺点数越少，产品量率品
质必然越佳，故〝缺点密度〞常备用来当作一个工厂制造的产品
品质好坏的指针。
42 DEHYDRATION BAKE
去水烘烤
目的：去除芯片表面水分，
增加光阻附着力。以免芯片表面曝
光
显影后光阻掀起。方法：在
光阻覆盖之前，利用高温（
120
℃
或
150
℃
）加
热方式为之。
43 DENSIFY
密化
CVD
沉
积后，由于所沈积之薄膜（
THIN
FILM
之密度很低），故以高温
步骤使薄膜中之分子重新结合
，以提高其
密度，此
种高温步骤即称为密化。密化通常以炉管在
800
℃
以
上
的温度完成，但也可在快速升降温机台（
RTP
；
RAPID THERMAL
PROCESS
）完成。
44 DESCUM
电浆预处理
1.
电浆预处理，系利用
电浆方式（
Plasma
），将芯片表面之光阻加以去
除，但其去光阻的
时间，较一般电浆光阻去除（
Stripping
）
为短。其目的只是在于将芯片表面之光阻
因显影预烤等制程所造成之光阻毛边或细屑（
Scum
）加以去
除，以使
图形不失真，蚀刻出来之图案不会有残余。
2.
有
关电浆去除光阻之原理，请参阅「电浆光
阻去除
」（
Ashing
）。
3.
通常作
电浆预处理，均以较低之力，及小
之功率为之，也就是使光阻之蚀刻率降低得很低，使得均匀度能提高
，以保持完整的图形
，达到电浆预处理的目的。
45 DESIGN RULE
设计规范
由于半
导体制程技术，系一们专业、精致又复杂的技术，容易受到不同制造设备制程方法（
RECIPE
）
的
影
< br>响
，
故在考
虑各项产品如何从事
制造技术完善，成功地制造出来时，需有一套规范来做有关技术上之规定，此即
―D
ESIGN RULE‖
，其系依照各
种不
同产品的需求、规格，制造设备及制程方法、制程能力、各项相关电性
参数
规格等之考虑，订正了如：
1.
各制程
层次、线路之间距离、线宽等之规格。
2.
各制程
层次厚度、深度等之规格。
3.
各
项电性参数等之规格。以供产品设计者及制程技术工程师等人
之遵循、参考。
46 EDSIGN RULE
设计准则
设计准则
EDSIGN RULE
：反
应制程能力及制程组件参数，以供
IC
设计者设计
IC
时的参考准则。一份完整的
Design Rule
包括有下列
各部分：
A.
制程参数：如氧化
层厚度、复晶、金属层厚度等
，其它如流程、
ADI
、
AEI
参数。主要
为扩散与黄光两方面的参数。
B
.
电气参数：提供给设计者做仿真电路时之参考。
C.
布局参数：及一般所
谓的
3μm
、
2μm
、
1.5μm…
等等之
Rules
，提供布局原布局之依据
。
D.
光罩制作
资料：提供给光罩公司
做光罩时之计算机资料，如
CD BAR
、
测试键之摆放位置，各层次之相对位置之摆放等。
47 DIE BY DIE ALIGNMENT
每
FIELD
均
对准
每个
Field
再曝光前均
针对此单一
Field
对准之方法称之；也就是说每个
Field
均要
对准。
48 DIFFUSION
扩散
<
/p>
在一杯很
纯的水上点一滴墨水，不久后可发现水表面颜色渐渐淡去
，而水面下渐渐染红，但颜色是越来越淡，这
即是扩散的一例。在半导体工业上常在很纯
的硅芯片上以预置或离子布植的方式作扩散源（即红墨水）
。因固态扩散比液体扩散慢很
多（约数亿年），故以进炉管加高温的方式，使扩散在数小时内完成。
49 DI WATER
去离子水
IC
制造
< br>过程中，常需要用盐酸容易来蚀刻、清洗芯片。这些步骤之后又需利用水把芯片表面残留的盐酸清除，
故水的用量相当大。然而
IC
。工
业用水，并不是一般的自来水或地下水，而是自来水或地下水经过一系列的纯化而成。原来自来水
或地
下水中含有大量的细菌、金属离子级
PARTICLE
，
经厂务的设备将之杀菌、过滤和纯化后，即可把金属离子等杂质去
除，所得的水即称为〝去离子水〞，
专供
IC
< br>制造之用。
50 DOPING
参入
杂质
为
使组件运作，芯片必须参以杂质，一般常用的有：
1.
预置：在
炉管内通以饱和的杂质蒸气，使芯片表
面有一高浓度的杂质层，然后以高温使杂质驱入扩
散；或利用沉积时同时进行预置。
2.
离子植入：先使
杂质游离，然后加速植入芯片。
51 DRAM , SRAM
动
态
,
静
态随机存取内存
随机存取
记忆器可分动态及静态两种，主要之差异在
于动态随机存取内存（
DRAM
），在一段
时间
（一般是
0.5ms
～
5ms
）后，
资料会消失，故必须在资料未消
失前读取元资料再重写（
refresh
），此
为其最大缺点，此外速度较慢也是其缺点，而
DRAM
之最大好
处为，其每一记忆单元（
bit
）指需一个
Transistor
（晶体管）加一个
Capacitor
（
电容器），故最省面积，
而有最高之密度。而
SRAM
则有不需重写、速度快之优点，但
是密度低，每
一记忆单元（
bit
）有
两
类：
A.
需要六个
< br>Transistor
（晶体管），
B.
四个
Transistor
（晶体管）加两个
Load resistor
（
负载电阻）。由
于上述之优缺
点，
DRAM
一般皆用在
PC
（个人
计算机）或其它不需高速且
记忆容量大之记忆器，而
SRAM
则用于高速之中大型计算机或
其它只需小记
忆容量。如监视器（
Monitor
）、打印机（
Printer
）等外
围控制或工业控制上。
52 DRIVE IN
驱入
离子植入（
ion implantation
）
虽然能较精确地选择杂质数量，但受限于离子能量，无法将杂质打入芯片较深
（
um
级）的区域，因此
需借着原子有
从高浓度往低浓度扩散的性质，在相当高的温度去进行，一方面将杂质扩散道教深的区域
，且使杂质原子占据硅原子位置，产生所要的电
性，另外也可将植入
时产生的缺陷消除。此方法称之驱入。在驱入时，常通入一些氧气，因为硅氧化时，会产生一些缺陷，
如空洞（
Vacancy
），
这些缺陷会有助于杂质原子的扩散速度。另外，由于驱入世界原子的扩散，因此其方向性是各方均等，<
/p>
甚至有可能从芯片逸出（
out-diffusion
），
这是需要注意的地方。
53 E-BEAM
LITHOGRAPHY
电子束微影技术
< br>目前芯片制作中所使用之
对准机，其曝光光源波长约为（
365nm
～
436nm
），其可制作
线宽约
1μ
之
IC
图形。但当需制作更细之图形时，则目前之对准机，受
曝光
光源波
长之限制，而无法达成，因此在次微米之微影技术中，及有用以电子数为曝光光源
者，由于电子束波长
甚短（～
0.1A
），故可得甚佳之分辨率，作出更
细之
IC
图型，此种技术即称之电子束微影技术。电子束微影技术，目前已应用于光罩制作上，至于应用
于光芯片制作中，则仍在发展中。
54
EFR
（
EARLY FAILURE
RATE
）
早期故障率
Early Failure Rate
是
产品可靠度指针，意谓
IC
< br>到
客
户手中使用其可能发生故障的机率。当
DRAM
生
产测试流程中经过
BURN-IN
高温高
压测试后，体质不佳的产品
便被淘汰。
为了确定好的产品其考靠度达到要求，所以从母批中取样本做可
靠度测试，试验中对产品加高压高温，
催使不耐久的产品故障，因而得知产品的可靠度。
故障机率与产品生命周期之关系类似浴缸，称为
Batht
ub
Curve.
55
ELECTROMIGRATION
电子迁移
所
谓电子迁移，乃指在电流作用下金属的质量会搬动，此系电子的动量传给带
正电之金属离子所造成的。
当组件尺寸越缩小时，相对地电流密度则越来越大；当此大电
流经过集成电路中之薄金属层时，某些地
方之金属离子会堆积起来，而某些地方则有金属
空缺情形，如此一
来，堆
积金属会使邻近之导体短路，而金属空
缺则会引起断路。材料搬动主要原动力为晶界扩散。有些方法可
增加铝膜导体对电迁移之
抗力，例如：与铜形成合金，沉积时加氧等方式。
56 ELECTRON/HOLE
电子
/
电洞
电子是构成原子的带电粒子，带有一单位的负电荷，环绕在原子核四周形成原子。垫洞是
晶体中在原子
核间的共享电子，因受热干扰或杂质原子取代，电子离开原有的位置所遗留
下来的
―
空缺
‖
因缺少一个
电子，无法维持电中性，可视为带有一单位的正电荷。
57
ELLIPSOMETER
椭圆测厚仪
将已知波
长之射
入光分成
线性偏极
或圆偏极，照射在待射芯片，利用所得之不同椭圆偏极光之强度讯号，以
Fourier
分析及
Fresnel
方程式，求得待
测芯片模厚度
58
EM
（
ELECTRO MIGRATION
TEST
）
电子迁移可靠度测试
当
电流经过金属导线，使金属原子获得能量，沿区块边界（
GRAIN Bou
nderies
）
扩散（
Diffus
ion
），使
金属
线产生空洞（
Void
），甚至断裂，形成失效。其
对可靠
度评估可用电流密度线性模型求出：
AF=
【
< br>J
（
stress
）
/J
（
op
）】
n×
exp
【
Ea/K
b
（
1/T
（
op
）
- 1/T
（
stress
））】
TF=AF×
T
（
stress
）
59 END
POINT DETECTOR
终点侦测器
在
电浆蚀刻中，利用其反应特性，特别设计用以侦测反应何时完成的一种装置。
一般终点侦测可分为下列
三种：
A.
雷
射
终点侦测器（
Laser Endpoint
Detector
）：
利用雷射光入射反
应物（即芯片）表
面，当
时颗发生时，反应层之厚度会逐渐减少，因而反射光会有
干扰讯号产生，当蚀刻完成时，所接收之讯号
亦已停止变化，即可测得终点。
B.
激
发光终点侦测器（
Optical Emission End Point
Detector
）
用一光
谱接受器，接受蚀刻反应中某一反应副产物（
Byproduct
）所激
发之光谱，当蚀刻反应逐渐完成，此副产物减少，光谱也渐渐变
弱，即可侦测得其终点。
C.
时间侦测器
：直接设定反应时间，当时间终了，即结束其反应。
60 ENERGY
能量
能量是物理学之
专有名词。例如：
B
比
A
之
电压正
100
伏
，若在
A
板上有一
电子受
B
版正
电吸引而加速跑到
B
版，
这时电子在
B
版就比在
A
版多了
100
电子伏特的能量。
61 EPI WAFER
磊晶芯片
磊晶系在晶体表面成
长一层晶体。
62
EPROM
（
ERASABLE-PROGRAMMABLE
ROM
）
电子可程序只读存储器
MASK ROM
内所存
的
资料，是在
FAB <
/p>
内制造
过程中便已设定好，制造完后便无法改变，就像任天堂游戏
卡内的
MASK
ROM
，存的是金牌
玛丽就无法变成双截龙。而
EPROM
是在
ROM
内加一个特殊
结构叫
A FAMDS
，它
可使
ROM
内的
资料保存，但当紫外光照到它时，它会使
ROM
内的
资料消失。每一个晶忆单位都归
口。然后工程人员再依程序的规范，用
30
瓦左右的
电压将
0101….
资料灌入每一个记忆单位。如
此就可灌电压、紫外光重复使用，存入不同的资料。也就
是说如果任天堂卡内使用的是<
/p>
EPROM
，那
么你打腻了金牌玛丽，然
后灌双截龙的程序进去，卡匣就变成双截龙卡，不用去交换店交换了。
63
ESDELECTROSTATIC DAMAGEELECTROSTATIC DISCHARGE
静
电破坏静电放电
1
自然界
之物
质均由原子组成，而原子又由质子、中子及
电子组成。在正常状态下，物质成中性，而在曰常活动中，
会使物质失去电子，或得到电
子，此即产生一静电，得到电子之物质为带负静电，失去电子即带正静电
。静电大小会随
着曰常的工作环境而有所不同。
如下表所示。活
动情形
静
电
强
度
（
Volt
）
10
－<
/p>
20
﹪相对湿度
65-95
﹪相对湿度
走
过地毯走过塑料地板在以子上工作
拿起塑料活页夹，袋拿起塑料带工作椅垫摩擦
35,00012,0006,0007,00020,00018,000
1,5,00015,000
表
1
曰常工作所
产生的静电强度表
2.
当物
质产生
静电后，随时会放电，弱放到子组件上，例如
IC
，
则会将组件破坏而使不能正常工作，此即为静电破坏或静电放电。
3.
防止静
电破坏方法有二：
A.
在
组件设计上加上静电保护电路。
B.
在工作
环境上减少静电，例如工作桌之接地线，测试员之静电环。载运送上使
用防静电胶套及海绵等等。
64 ETCH
蚀刻
在集成
电路的制程中，常需要将整个电路图案定义出来，其制造程序通常是先
长出或盖上一层所需要之薄膜，
在利用微影技术在这层薄膜上，以光阻定义出所欲制造之
电路图案，再利用化学或物理方式将不需要之
部分去除，此种去除步骤便称为蚀刻（
ETCH
）一般
蚀刻可分为湿性蚀刻（
WET
ETCH
）及干性
蚀刻（
DRY ET
CH
）两
种。所谓干性蚀刻乃是利用化学品（通常是盐酸）与所
欲蚀刻之薄膜起化学反应，产
生气体或可溶性生
成物，达到
图案定义之目的。而所谓干蚀刻，则是利用干蚀刻机台产生电浆，将所欲蚀刻之薄膜反映产生
气体由
P
UMP
抽走，达到
图案定义之目的。
65 EXPOSURE
曝光
其意
义略同于照相机底片之感光在集成电路之制造过程中，定义出精
细之光组图形为其中重要的步骤，以运
用最广之
5X
STEPPER
为例，其方式为以对紫外线敏感之光阻膜作为类似照相机
底片，光罩上则有我们所设计之各
种图形，以特殊波长之光线（
G-LINE 436NM
）照射光罩后，
经过缩小镜片（
REDUCTION LENS
）光
罩上之
图形则成
5
倍
缩小，精确地定义在底片上（芯片上之光阻膜）经过显影后，即可将照到光（正光阻）之光阻显掉，而
得到我们想要之各种精细图形，以作为蚀刻或离子植入用。因光阻对于某特定波长之光线特别敏感， 故
在黄光室中早将一切照明用光元过滤成黄色，以避免泛白光源中含有对光阻有感光能力
之波长成分在，
这一点各相关人员应特别注意，否则会发生光线污染现象，而扰乱精细之
光阻图。
66 FABRICATION
（
FA
B
）
制造
Fabrication
为
―
装配
‖
或
―
制造
‖
之意，与
Manufacture
意思一
样，半导体制造程序，其步骤繁多，且
制
程
复杂，需要有非常精密的设备和细心的作业，才能达到吴缺点的品质。
FAB
系
Fabrication
之
缩写，指的是
―
工厂
‖
之意。我
们常称
FIB
为
―
晶
圆区<
/p>
‖
，例如：
进去
―FAB‖
之前需穿上防
尘衣。
67
FBFC
（
FULL BIT FUNCTION
CHIP
）
全功能芯片
由于
产品上会有缺陷，所以有些芯片无法全功能工作。因此须要雷射修补前测试，以便找到缺陷位置及多寡
，接着就能利用雷射修补，将有缺陷的芯片修补成全功能的芯片。《当缺陷超过一定限度时，无
法修补
成全功能芯片》
68 FIELD/MOAT
场区
FIELD
直
< br>译的意思是〝场〞，足球场和武道场等的场都叫做
FIELD
。它的含
意就是一个有
专门用途的区域。在
IC
内部
结构中，有一区域是隔离电场的地方，通常介
于两个
MOS
晶
体管之
间，称为场区。场区之上大部分会长一层厚的氧化层。
69 FILTRATION
过滤
用
过滤
器（
FILTER
，
为一半透膜折叠而
成）将液体或气体中的杂质给过滤掉，此称为
FILTRATION
【
过滤】因
IC
制造
业对洁净式的要求是非常严格的，故各种使用的液体或气体，必须借着一个
P
UMP
制造
压差来完成，如何炫则一组恰当的过滤器及
PUMP
是首要的
课题。
70
FIT
（
FAILURE IN
TIME
）
FIT
适用以表示
产品可靠度的单位
FIT=1Eailure in 10 9 De
vice-
Hours
例如
1000
Device
工作
1000Hours
后
1 Device
故障，
则该产品
的可靠度为：（
1Failure
）
/
（
1000 Devices*1000
Hours
）
=1000 FITs
71 FOUNDRY
客
户委托加工
客
户委托加工主要是接受客户委托，生产客户自有权利的产品，也就是客户提供光罩，
由
SMIC
来生
产制造，在将成品出售
给客户，指
收取代工
过程费用，这种纯粹代工，不涉及销售的方
式在国际间较通常的称呼就是硅代工（
Silicon
Foundry
）。
72 FOUR POINT PROBE
四点
侦测
·
是量
测芯片片阻值（
Sheet R
esistance
）
RS
的
仪器。
·
原理如
下：有
ABCD
四
针，
A
、
D
间通以电流
< br>I
，
B
、
C
两
针量取电压差（△
V
），
则
RS=K.
△
V/I K
是常数比例和
机台及
针尖距离有关
73
F/S
（
FINESONIC
CLEAN
）
超音波清洗
超音波清洗的主要目的是
用来去除附着在芯片表面的
灰
尘，其反应机构有二：
1.
化学作用：利用
SC-1
< br>中的
NH4OH
，
H2O2
与
Silicon
表面反
< br>应，将灰尘剥除。
2. 2.
物理作用：利用
频率
800KHz
，功率
450W×
2
的超音波震
荡去除灰尘。
74
FTIR
傅氏
转换红外线光谱分析仪
FTIR
乃利用
红外线光谱经傅利叶转换进而分析杂质浓度的光
谱分析仪器。目的：
·
已
发展成熟，可
Routine
应用者，计
有：
/PSG
之含磷、含硼量
预测。
B.
芯片之含氧、含碳量
预测。
C.
磊晶之厚度量
测。
·
< br>发展中需进一步
Setup
者有：
A.
氮化硅中
氢含量预测。
B.
复晶硅中含氧量预测
。
C.
光阻特性分析。
FTIR
为一极便利之分析仪器，
STD
的建立
为整个量测之重点，由于其中多利用光学原理、芯片状况（
i.e.
< br>晶背
处理状况）对量测结果影响至钜。
75
FTY
（
FINAL TEST
YIELD
）
在晶
< br>圆出厂后，必须经过包装及
T1
（断
/
短路
测试），
Burn -in
（
烧结），
T3
（高温功能
测试），
T4
（低温功能
测试），
QA
测试，方能销售、出货至
客户手中。在这段漫长而繁杂的测试过程中，吾人定义
Final Test
Yield
为：
T1 Yield*
Burn
–
in Yield*T3 Yield*T4
Yield
76 FUKE
DEFECT
成因
为硅化物之氧化，尤其是以水蒸气去致密化
PBSG
时会发生，造成闸极（
Pol
y Gate
）与金属
间的短路。硅化物之氧化可分为二类型：
（以
TiSi2
）
1.
热力学观点
SiO2
是最
稳
定，故
Si
扩散至
TiSi2
之表面
时会与水反应成
SiO2
而非
TiO2
。
2.
动力学观点而言，当
Si
不足
时则会形成
TiO2
而将
T
iSi2
分解。
77 GATE OXIDE
闸极氧化层
GATE OXIDE
是
MOSFET
（金氧半
场效晶体管）中
相当重要的闸极之下的氧化层。此氧
化
层厚度较薄，且品质要求
也较严格。
78 GATE VALVE
闸阀
用来控制气体
压力之控制装置。通常闸阀开启越大，气体于反应
室内呈现之压力较低；反之，开启越小，压力较高。
79
GEC
（
GOOD ELECTRICAL
CHIP
）
优良电器特性芯片
能
够合于规格书（
Data Book
）上所定
义电器特性的芯片。这些芯片才能被送往芯片包装工厂
制成成品销售给客户
。
80
GETTERING
吸附
―Get
tering‖
系于半
导体制程中，由于可能受到晶格缺陷（<
/p>
Crystal Defect
）或金属
类杂质污染等之影响，造成组件接口之间可能有漏电流（
Junction Leaka
ge
）存在，而影响组件特性；
如何将这些晶格缺陷、金属杂质
摒除解决的种种技术上作法，就叫做
‖Gettering‖
吸附。吸附一般又可
分
―
内部的吸附
‖
---In
trinsic Gettering
及
< br>―
外部的吸附
‖
---Extr
insic Gettering
。前者系在下线制造之前先利
用特殊高温步骤让晶圆表面的「晶格缺陷或含氧量」尽量降低。后者系利用外在方法如：晶背伤言、磷
化物（
POCl3
）预置
ETC
将晶圆表面的缺陷及杂质等尽量吸附到晶圆背面。两者均可有效改善上述问
题。
81 G-LINE G-
光线
G-
line
系指一种光波的波长，多系水银灯所发出之光波波长之一，其波长为
436nm
。
G-line
之光源，最常作为
Stepper
所用之水银灯，本来系由许
多不同之波长的光组成，利用一
些
Mirror
和
Filter
反射、过滤的结果，会将其它波长之光
过滤掉，仅余
G-line
作为曝光用。使用单一波
长作为曝光光源可以得到较佳的能量控制和解吸力，但由于其为单色波故产生之驻波效应< p>
（
Standing Wave
）对光阻图案产生
很大的影响。在选择最佳光阻厚度，以府合驻波效应，成为
G-
line Standing
最要的工作之一。
82 GLOBAL
ALIGNMENT
整片性对准与计算
Global Al
ignment
系指整片芯片在曝光前，先作整片
性之对准与计
算，然后接着可做整片芯片之曝光。
·GLOBAL ALIGNMENT<
/p>
分为两种：
1
普通的
Global Alignment
：每片芯片共对准左右两点。
2
Advance Global Alignment
：每片芯片对准预先设定好
之指定数个
Field
的对准键，连续对准完
毕并晶计算机计算后，才整片曝光。
83
GOI
（
GATE OXIDE
INTEGRITY
）
闸极氧化层完整性
半导体组件中，闸
极氧化层的完整与否
关系着电容上电荷的存放能力，故需设计一适当流程，其主要目的在
侧闸极氧化层之崩溃电压
（
breakdown voltag
e
）、有效氧化层厚度等，以仿真闸极氧化层的品质及可信赖度，通常即以此崩溃
电压值表示
GOI
的优劣程度。
84 GRAIN
SIZE
颗粒大小
一种晶体材料形
成后，从微观的角度来看，材料都是一大堆颗粒垒叠在
一起而成。这些颗粒有大有小，尺
寸不一。而且材料的特性也会因为颗粒大小而变化，故常要注意其大
小变化。
85 GRR
STUDY
（
GAUGE REPEATABILITY
AND REPRODUUCIBILITY
）
测量仪器重复性与再
现性之研究
将良策仪器的重复性
—
一其本身的变异，再
现性
—
操作人本身的变异，用统计的方法算出，
以判断量测仪器是否符合制程参数控制之需要。
86 H2SO4
硫酸
Suifuric Acid
硫
酸，为目前最广泛使用的工业化学品。强力腐蚀性、浓稠、油状液
体，依纯度不同，由无
色至暗棕色，与水以各种不同比例互溶，甚具活性。溶解大部分的金属。浓硫酸
具氧化、
脱水、磺化大部分的有机化合物，常常引起焦黑。比重
1.84
，沸点
315
℃
。与水混合时需格外<
/p>
小心，由于放热引起爆炸性的溅泼，永远是将酸加到水中，而非加水至酸中。不小心被溅到
，用大量水
冲洗。目前在线上，主要用于
SO
< br>清洗及光阻去除。
87 H3PO4
磷酸
PHOSPHORIC ACID
磷酸无色无谓起泡液体或透明晶形固体。依温度、浓
度而定。
在
20
℃
50
﹪及
75
﹪强度为易流动液体
，
85
﹪为似糖浆，
100
﹪酸为晶体。比重
1.834
，熔点
42.35
℃
。
在
213
℃
失去
Y2 H
2O
，形成焦磷酸。溶于水、乙醚，能腐蚀铁及合金。对皮肤、眼睛有刺激性，不小
心溅到，可用水冲洗。目前磷酸用于
SI3N4
的去除，浓度是
85
﹪，沸点
15
6
℃
，
SI3N4
与
SIO2
的蚀刻
比约为
30
：
1
。
88 HCL
氯化氢（盐酸）
Hydrochloric Acid
盐酸，为无色或淡黄色，发烟，刺激性液体。氯化氢的
水溶液。盐酸是
一种强烈酸性及高腐蚀性酸。市面出售之
‖
浓
< br>‖
或发烟酸含有氯化氢
38%
，
比重
1.19
。氯
化氢溶解在水中有各
种不同的浓度。可溶于水、酒精、苯、不可燃。用途广泛。可用于食品加工、金属
之酸洗
与清洁、工业酸化、一般之清洗、实验试药。不小心被溅到，用大量水冲洗。目前线上，主要用
< br>于
RCA
清洗。
89 HEPA
高效率过滤器
HEPA
（
High Efficiency
Particulate Air Filter
）为洁净室内用以滤去微粒之
装置，一般以玻璃纤维制成，可将
0.1μm
或
0.3μm
以上之微粒滤去
99.97
﹪，
压力
损失约
12.5
㎜
H2O
。
层流台能保持
Class100
< br>以下之洁净度，即靠
HEPA
达成。目前除层流台使用<
/p>
HEPA
外，其它如烤箱、
旋转机，为了
达到控制
Particle
的效果，也都装有
< br>HEPA
之设计。
90 HILLOCK
凸起物
金属溅镀后为使金属与硅基（
Si-Substrate
）有良好的欧姆式接触需先经融合
过程，在融合过程中因铝与硅的热膨
胀系数不同（铝将会膨胀较快），而造成部分的铝无法向外扩张只
得向上膨胀造成小山丘
状的
‖
凸起物
‖
--Hillock
。
91 HMDS
HMDS
蒸镀
HMD
原为化学药品<
/p>
HexaMethylDiSilazane
的缩写，在此则是指
芯片在上光
阻前的一个预先处理步骤。
HMDS
蒸镀就是利用惰性气体（例如氮气）带着
HMDS
的蒸
汽通过芯片表
面，而在芯片表面形成一层薄膜。其目的在于：
A
.
消除芯片表面的微量水分。
B.
防止
空气中的水汽再次
吸附于晶面
C.
增加
光阻剂（尤其是正光阻）对于晶
面的附着能力，进而减少在尔后之显
影过程中产生
掀起，或是在蚀刻时产
生了
‖Undercutting‖
的
现象。目前在规范中规定于
HMDS
蒸镀完
4
小时内需上光
阻以确保其功能。
92 HNO3
硝酸
NITRIC ACID
硝酸透
明、无色或微黄色、发烟、易吸湿之腐蚀性液体，能腐蚀大部
分金属。歧黄色是由于曝光
所产生之二氧化氮，为强氧化剂，可与水混合，沸点
78
℃
，比重
1.504
。
IC
产业中硝酸用于清洗炉管，但对皮肤有腐蚀性，为强氧化剂，与有机物接触有起火
危险。清洗炉管用。
93 HOT ELECTRON EFFECT
热电子效应
在
VLST
的时代，
Short Channel Devic
es
势在必行，
而目前一般
Circu
it
应用上又未打算更改
Supply
Voltage
；如此一来，
VG=VD
S=5V
情况下，将造成
Impact Ionization
（撞击游离化）现象发生于
Drain
邻近区域。伴随而生之
Electron-Hole pairs
（电子电
洞对），绝大部分经由
Drain
< br>（
Electrons
）
or
Sub.
（
Holes
）导流掉。但基
于统计观点，总会有少部分
Electrons
（
i.e. Hot-Electrons
）所具
En
ergy
，足以克服
Si-
SiO2
之
Barrier Height
（能障），而射入
SiO2
且深陷（
Trap
）其中。另亦有可能在
Hot-Electrons
射入过程中打断
Si-H
键结，而形成
Interface Trap
于
Si-
SiO2
接口。不论遵循上述二者之任一，均将导致
NMOS
Performance
的退化
（
De
gradation
）现象。
94 I-LINE STEPPER
I-LINE
步进对准曝光机
当光罩
与芯片对准后，利用
365nm
之波长为光源，将
预坐在光罩上图形以
M
：
1
之比例，一步一步的重复曝光至芯片上之机器。
95 IMPURITY
杂质
纯粹的硅市金刚石结构，在室温
下不易导电。这时如加一些
B11
或
A
s 7 5
取代
硅的位置，就会产生
―
电洞
‖
或
―<
/p>
载子
‖
，加以偏压后就可轻易导电。加入
的东西即称为杂质。
96 INTEGRATED CIRCUIT
（
IC
）
集成电路
集成电路是一九五八年由美
国德州仪器公司所发明的。
他是将一个完整的电子电路处理在一块小小的硅芯片上，然后
再以金属联机与外在引线相接，外加陶瓷
或塑料包装的装置，由于它能将原本需要许多零
件的电子电路集中缩小，因此被称为集成电路。它具备
优于传统电子电路的三个特性：体
积小、廉价、可靠。依照其集积化的程度可区分为小型（
SSI
）、中
型（
MSI
）、大型（
LSI
）、超大型（
VLSI
< br>）集成电路。
97 ION IMPLANTER
离子植入机
在
IC
制程中有时需要精确地控制杂质的浓度及深度，此时即不宜
由扩散之方式为之，故以
‖
离子植入机
‖
解离特定气体后调整离子束电流（
Beam Curren
t
），计算电流
X
时间得到所植入杂质
的浓度并利用加速电压控制植入的深度。
98 ION IMPLANTATION
离子植入
1.
由于加速器集真空技
术的发展，离子布植机成为本世纪高科
技产品之一，取代了早先的预置制程。
2.
其好处有：
2-1
可精确控制剂量。
2-2
在真空下操作，可免除
杂质污染。
2-3
可精确控制植入的深度。
2-4
是一种低温的制程。
2-5
只要能游离，任何离子皆可植入
99 ISOTROPIC ETCHING
等向性蚀刻
在蚀刻反应中，除了纵向
反应发生外，横向反应亦同时发生，
此总蚀刻即称之为等向性蚀刻。一般化学湿蚀刻多发
生此种现象。干式蚀刻，其实刻后的横截面具有异
向性蚀刻特性（
Anisotropic
），即可得到较陡的图形。
100
ITY
（
INTEGRATED TEST
YIELD
）
为界定产品从
wafer
fab
至组装、测试所有流程的良率，
-
-
-
-
-
-
-
-
-
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