第四讲 DSP外设应用之系统时钟

第四讲

DSP

外设应用之系统时钟

系统时钟，即为各个模块产生所需要的时钟，如

C55x

core

、慢速外设（

Slow

Peripherals

）

，快速外设（< /p>

Fast

Peripherals

）以 及其它外设所需的基准时钟。系统时钟的设

置是任何一个可编程器件必须进行的初始化操 作。

在

DSP5502

中，系统的时钟初始化语句为：

PLL_setFreq(1, 0xC, 0, 1, 3, 3, 0);

该语句为

CSL

（

）库函数语句，在进行时钟设 置时，系统调用该

API

初始化函数，以完成系统设置，对于< /p>

C55x 5502

所涉及的时钟寄存器如下表所示：

系统涉及的函数原型为

void

PLL_setFreq

(Uint16

mode,

Uint16

mul,

Uint16

div0,

Uint16 div1, Uint16 div2,Uint16 div3, Uint16 oscdiv);

Uint16 mode

// PLL mode

//PLL_PLLCSR_PLLEN_BYP ASS_MODE

//PLL_PLLCSR_PLLEN_PLL_MODE

Uint16 mul

// Multiply factor, Valid values are (multiply by) 2 to 15.

Uint16 div0

// Sysclk 0 Divide Down, Valid values are 0, (divide by 1)

//to 31 (divide by 32)

Uint16 div1

// Sysclk1 Divider, Valid values are 0, 1, and 3 corresponding

//to divide by 1, 2, and 4 respectively

Uint16 div2

// Sysclk2 Divider, Valid values are 0, 1, and 3

//corresponding to divide by 1, 2, and 4 respectively

Uint16 div3

// Sysclk3 Divider, Valid values are 0, 1 and 3

//corresponding to divide by 1, 2 and 4 respectively

Uint16 oscdiv

// CLKOUT3(DSP core clock) divider,Valid values are 0

//(divide by 1) to 31 (divide by 32)

程序中，对于

MODE,

则

5502

有两种模式：

PLL

旁路模式和

PLL

使能模式，前者是

时 钟未经

PLL

进行倍频，而后者使用

P LL

功能。由于目前无源晶振生产工艺限制，其所

能产生的频率 超过

30

即会有较大的误差，

而

5502

最高可达到

300M

时钟，

一般需要使能

PLL

功 能。其它参数均为各除法器的值，查询相应的寄存器即可完成。

表

1

所涉及的

PLL

寄存器及其各相关位

PLLCSR

PLLM

PLLDIV0

PLLDIV1

PLLDIV2

PLLDIV3

OSCDIV1

WAKEUP

CLKMD

CLKOUTSR

PLLEN, PLLPWRDN, OSCPWRDN, PLLRST, LOCK, STABLE

PLLM

PLLDIV0, D0EN

PLLDIV1, D1EN

PLLDIV2, D2EN

PLLDIV3, D3EN

OSCDIV1, OD1EN

WKEN0, WKEN1, WKEN2, WKEN3

CLKMD0

CLKOUTDIS, CLKOSEL

图

1

系统时钟发生器

图

2

晶振及其时钟产生电路

图

3

内部时钟频率范围值

图

4

时钟发生器寄存器