-
半导体制造
专业术语
1 Active Area
主动区
（工作区）
主动晶体管
（
ACTIVE TRAN
SISTOR
）
被制造的区域即所谓的主动区
< br>（
ACTIVE
AREA
）。
在标准之
MOS
制造过程中
ACTIV
E AREA
是由一层氮化硅光罩即等接氮化硅蚀刻之后的局部场区
氧化所形成的，而由于利用到局部场氧化之步骤，所以
ACTIVE
AREA
会受到鸟嘴（
BIRD’S BEAK
）之影响
而比原先之氮化硅光罩所定义的区域来的小，
以长
0.6UM
之场区氧化而言，
大概
会有
0.5UM
之
BIRD’S
BEAK
存在，也就是说
ACTIVE AREA
比原在之氮化硅光罩所定义的区域小
0.5UM
。<
/p>
W
K7m6d
2 ACTONE
丙酮
1.
丙酮是有机溶剂的一种，分子式为
CH3COCH3
。
2.
性质为无
色，具刺激性及薄荷
臭味之液体。
3.
在
FAB
内之用途，主要在于黄光室内正光阻之清洗、擦拭。
4.
对神经中枢具中度麻醉性，
对皮
肤黏膜具轻微毒性，长期接触会引起皮肤炎，吸入过量之丙酮蒸汽会刺激鼻、眼结膜及咽喉黏膜，甚
至引起头痛、恶心、呕吐、目眩、意识不明等。
5.
允许浓度
1000PPM
。
ol,_
D
z
3
ADI
显影后检查
1.
定义：
After
Developing Inspection
之缩写
2.<
/p>
目的：检查黄光室制程；光阻覆盖
→对准→曝光→显影。发现缺点
后，如覆盖不良、显影不良
…
等即予修改，以维护产品良率、品
质。
3.
方
法：利用目检、显微镜为之
。
4 AEI
蚀刻后检查
1.
定义：
AEI
< br>即
After Etching Inspection
，在蚀刻制程光阻去除前及光阻去除后，
分别对产品实施全检或抽样检查。
2.
目的：
2-1
提高产品
良率，避免不良品外流。
2-2
达到品质的一致性和
制程之重复性。
2-3
显示制程能力之指针
2-4
阻止异常扩大，节省成本
3.
通常
AEI
检查出来之不良品，非
必要时很少作修改，因为重去氧化层或重长氧化层可能造成组件特性改变可靠性变差、缺点密度增加，
生
产成本增高，以及良率降低之缺点。
:|+K+J'
P2d.y
5 AIR SHOWER
空气洗尘室
进入洁净室之前，需穿无
尘衣，因在外面更衣室之故，无尘衣上沾着尘
埃，故进洁净室之前，需经空气喷洗机将尘
埃吹掉。
6 ALIGNMENT
对准
1.
定义：
利用芯片上的对准键，
一般用十字键和光罩上的对准键合
对为之。
2.
目
的：在
IC
的制造过程中，必须经过
6~10
次左右的对准、曝光来定义电路图案，对准就是要将层层图案精
确地定义显像
在芯片上面。
3.
方法：
A.
人眼对准
B.
用光、电组合代替人眼，即机械
式对准。
电流成线性关系。
Allo
y
也可降低接触的阻值。
8 AL/SI
铝
/
硅
靶
此为金属溅镀时所使用的一种金属
合金材料利用
Ar
游离的离子，
让其撞
击此靶的表
面，把
Al/Si
的原子撞
击出来，而镀在芯片表面上，一般使用之组成为
Al/Si (1%)
< br>，将此当作组件与外界导
线连接。
芯片
设计
版
图
晶
圆制造
工
艺
制
程
封装
测试
,wafer
,chi
p,ic
,
design,fabrication,proc
ess,layout,pack<
/p>
age,test
,FA,RA,QA
w
W)X
j$$z
c:j;s
X;m
7 ALLOY/SINTER
熔合
Alloy
之目的在使铝与硅基
(Si
licon Substrate)
之接触有
Ohmic
特性，即电压与
9 AL/SI/CU
铝
/
硅
/
铜
金属溅
镀时所使用的原料名称，通常是称为
TARGET
，其成分为<
/p>
0.5
﹪铜，
1
﹪
硅及
98.5
﹪铝，
一般制程通常是使用
99
﹪铝
1
﹪硅，
后来为了金属电荷迁移现象
（
ELEC TROMIGRATION
）
故渗加
0.5
﹪铜，以降低金属电荷迁移。
< br>
10 ALUMINUN
铝
此为金属溅镀时所使用的一种金属材料，利用
Ar
游离的离子，让其撞击此种材料
做成的靶表面，把
Al
的原子撞击出来，而镀在芯片表面上，将此当作组件与外界导线之连接。
11 ANGLE LAPPING
角度研磨
Angle
Lapping
的目的是为了测量
Junction
的深度，
所作的芯片前处理，
这种采用光线干涉
测量的方法就称之
Angle
Lapping
。公式为
Xj=λ/2 NF
< br>即
Junction
深度等于入射光波长
的一半与干涉条纹数之乘积。但渐渐的随着
VLSI
组
件的缩小，准确度及精密度都无法因应。如
SRP(Spreading
Resistance Prqbing)
也是应用
Angle
Lapping
的方法作前处理，采用的方法是以表面植入浓
度
与阻值的对应关系求出
Junction
的深度，精确度远超过
入射光干涉法。
www.2ic.c
n!B
Y'z.u
u$$~
5t/l){
12
ANGSTRON
埃
是一个长度单
位，
其大小为
1
公尺的百亿分之一，<
/p>
约为人的头发宽度之五十万分之
一。此单位常用于
IC
制程上，表示其层（如
SiO2
< br>，
Poly
，
SiN….
）厚度时用。
|
,s
芯片
设计
版
图
芯
片制造
工
艺
制程
封装
测试
,wafer
,chi
p,ic
,
pr
ocess,lay
out,package,FA
,QA#V%|
{2W1?
13 APCVD
（
ATMOSPRESSURE
）
常压化学气相沉积
APCVD
为
Atmosphere(
大气
)
，
Pressure(
压
力
)
，
Chemical(
化学
)
，
Vapor(<
/p>
气相
)
及
Dep
osition(
沉积
)
的缩写，也就
是说，反应气体（如
SiH4(g)
，
B2H6(g)
，
和
O2(g)
）在常压下起化学反应而生成一层固态的生成物（如
BPSG
）于芯片上。
芯片
设
计
版
图
芯片制
造
工
艺
制程<
/p>
封装
测试
,wafer,c
hip,ic,pr
ocess,layout,package,FA
,QA$$D5@
F1U8^
7q
m:c
14 AS75
砷
自然界元素之一；由
33
个质子，
42
个中子即
75
个电子所组成。半导体工业用的砷离子
（
As
＋）可由
AsH3
气体分解得到。砷是
N-TYPE DOPANT
常用作
N-
场区、空乏区及
S/D
植入。
%J5j
U.t
M5k
Q ~
l
15
ASHING
，
STRIPPING
电浆光阻去除
1.
电浆预处理，系利用电浆方式（
Plasma
），将芯
片表面之
光阻加以去除。
2.
电浆光
阻去除的原理，系利用氧气在电浆中所产生只自由基（
Radical
< br>）与光阻（高分子
的有机物）发生作用，产生挥发性的气体，再由帮浦抽走，达到
光阻去除的目的。
3.
电浆光组的产生速率
< br>通常较酸液光阻去除为慢，但是若产品经过离子植入或电浆蚀刻后，表面之光阻或发生碳化或石墨化等化< /p>
学作用，整个表面之光阻均已变质，若以硫酸吃光阻，无法将表面已变质之光阻加以去除，
故均必须先以
电浆光阻去除之方式来做。
16
ASSEMBLY
晶粒封装
以树酯
或陶瓷材料，将晶粒包在其中，以达到保护晶粒，隔绝环境污染的目
的，而此一连串的加
工过程，即称为晶粒封装（
Assembly
）。封装的材料不
同，其封装的作法亦不同，本
公司几乎都是以树酯材料作晶粒的封装，
< br>制程包括：
芯片切割→晶粒目检→晶粒上
「架」
（导线架，
即
Lead
frame
）→焊线→模压封装→稳定烘烤（使树酯物性稳定）→切框、弯脚成型→脚
沾锡→盖印→完成。以树
酯为材料之
IC
，通常用于消费性产品，如计算机、计算器，而以陶瓷作封装材料之
IC
，属于高性赖度之组
件，通常用于飞弹、火箭等较精密的产品上。
半导
体技术
天地
[Semiconductor Tec
hnology
World]
B3~7u
y4L
*
E
17
BACK GRINDING
晶背研磨
利用研磨机将芯片背面磨薄以便测试包装，着重的是厚度均匀度及背
面之干净度。<
/p>
一般
6
吋芯片之厚度约
< br>20mil
～
30 mil
左右
，
为了便于晶粒封装打线，
故需将芯片厚度磨薄至
10 mil
～
15mil
左右。
.
[#b N
[f
www
s
18 BAKE, SOFT
BAKE,HARD BAKE
烘烤，软烤，预烤
烘烤（
Bake
）：在集成电路芯片上的制造过
程
中，将芯片至于稍高温（
60
℃～<
/p>
250
℃）的烘箱内或热板上均可谓之烘烤，随其目的的不同，可
区分微软
烤（
Soft
bake
）与预烤（
Hard
bake
）。软烤（
Soft bake
）：其使用时机是在上完光阻后，主要目的是为
了将光阻中的溶剂蒸发去除，并且可增
加光阻与芯片之附着力。预烤（
Hard bake
）：又称为
蚀刻前烘烤
（
pre-etch bake
），主要目的为去除水气，增加光阻附着性，尤其在湿蚀刻（
wet etchin
g
）更为重要，预
烤不全长会造成过蚀刻。
芯片
设计
版
图
芯
片制造
工
艺
制程
封装
测
试
,wafer
,chi
p,ic,pr
ocess,layout,package,FA<
/p>
,QA;M1[
w
f:N)i9q
Q
o
19 BF2
二氟化硼
·
一种供做离子植入用之离子。
·
BF2
＋是由
BF3
＋气
体晶灯丝加热分解成：
B10
、
B11
、
F19
、
B
10F2
、
B11F2
。经
Extract
拉出及质谱磁场分析后而得到。
·
是一种
P-type
离子，通常用
作
VT
植入（闸层）及
S/D
植入。
20 BOAT
晶舟
Boat
原意是单木舟，
在半导体
IC
制造过
程中，
常需要用一种工具作芯片传送、
清洗及
< br>加工，这种承载芯片的工具，我们称之为
Boat
。一般
Boat
有两种材质，一是石英、另一是铁氟龙。石英
Boat
用在温度较高（大于
300
℃）的场合。而铁氟龙
Boat
则用在传送或酸处
理的场合。
21 B.O.E
缓冲蚀刻液
BOE
< br>是
HF
与
NH4F
依不同比例混合而成。
6:1 BOE
蚀刻即表示<
/p>
HF
：
NH4F=1
：
6
的成分混合而成。
HF
为主要的蚀刻液，
NH4F
则作为缓冲剂使用
。利用
NH4F
固定〔
H
＋〕的浓度，使之
保持一定的蚀刻率。
HF
会浸蚀玻璃及任何含硅石的物质，对皮肤有强烈的腐蚀性，不小心被溅到，应用大
量水冲洗。
22 BONDING PAD
焊垫
焊垫－晶利用以连接金线或铝线
的金属层。在晶粒封装（
Assembly
）的制程
中，有一个步骤是作
―
焊线
‖
，即是用金线（塑料包装体）或铝线（陶瓷包装体）将晶粒的线路与包装体之
各个接脚依焊线图（
Bonding Diagram
）连接在一起，如此一来，晶粒的功能才能有效地应用。由于晶粒上
的金属线路
的宽度即间隙都非常窄小，（目前
SIMC
所致的产品约是微米
左右的线宽或间隙），而用来连
接用的金线或铝线其线径目前由于受到材料的延展性即对
金属接线强度要求的限制，
祇能做到
1.0
～
1.3mil
（
25.4
～
33j
微米）
左右
，
在此情况下，
要把二、三十微米的金属线直接连接到金属线路
间距只有
3
微米的
晶粒上，一定会造成
多条铝线的接桥，故晶粒上的铝路，在其末端皆设计成一个约
4mil
< br>见方的金属层，此
即为焊垫，以作为接线使用。焊垫通常分布再晶粒之四个外围上
（以粒封装时的焊线作业），其形状多为
正方形，亦有人将第一焊线点作成圆形，以资辨
识。焊垫因为要作接线，其上得护层必须蚀刻掉，故可在
焊垫上清楚地看到
―
开窗线
‖
。而晶粒上有时
亦可看到大块的金属层，位于晶粒内部而非四周，其上也看不
到开窗线，是为电容。
o+{$$H&A
w
#T
23 BORON
硼
自然元素之一。由五个质子及六个中子所组成。所以原子量是
11
。另外有同位素，是
由五个质子及五个中子所组成原子量是
10
（
B10
）。自然界中这
两种同位素之比例是
4
：
1
，可由磁场质谱
分析中看出，是一种
P-type
的离子（
B 11
＋），用来作场区、
井区、
VT
及
S/D
< br>植入。
磷主要目的在使回流后的
Step
较平缓，以防止
Metal
line
溅镀上去后，造成断线。
芯片
设
计
版<
/p>
图
晶圆制
造
工<
/p>
艺
制程
封装
测试
,wafer
,chi
p,ic,de
si
gn,fabrication,process,l
ay
out,pack
age,test,FA,RA
,QA
M
3B
24 BPSG
含硼及磷的硅化物
BPSG
乃介于
Poly
之上、
Metal
之下，可做为上下两层绝缘之用，加硼、
8P r<
/p>
G.c
T2|7u
Z/p
25 BREAKDOWN VOLTAGE
崩溃电压
反向
P-N
接面组件所加之电压为
P
接负
而
N
接正，如为此种接
法则当所加电压
通在某个特定值以下时反向电流很小，而当所加电压值大于此特定值后，反向电流会急遽
增加，此特定值也就是吾人所谓的崩溃电压（
BREAKDOWN VOLTAGE
）一般吾人所定义反向
P
＋
- N
接面
之反向电流为<
/p>
1UA
时之电压为崩溃电压，在
P
＋
-
N
或
N
＋<
/p>
-P
之接回组件中崩溃电压，随着
N
（或者
P
）
之浓度
之增加而减小。
26 BURN IN
预烧试验
「预烧」（
Burn in
）为可靠性
测试的一种，旨在检验出哪些在使用初期即损坏
的产品，而在出货前予以剔除。预烧试验
的作法，乃是将组件（产品）至于高温的环境下，加上指定的正
向或反向的直流电压，如
此残留在晶粒上氧化层与金属层之外来杂质离子或腐蚀性离子将容易游离而使故
障模式（
Failure Mode
）提早显现出来，达到筛选、剔除「
早期夭折」产品之目的。预烧试验分为「静态
预烧」（
Stat
ic Burn in
）与「动态预烧」（
Dynamic
Burn in
）两种，前者在试验时，只在组件上加上额定
的
工作电压即消耗额定的功率，而后者除此外并有仿真实际工作情况的讯号输入，故较接近实际状况，也
较严格。基本上，每一批产品在出货前，皆须作百分之百的预烧试验，馾由于成本及交货其等因素， 有些
产品旧祇作抽样（部分）的预烧试验，通过后才出货。另外对于一些我们认为它品质
够稳定且够水准的产
品，亦可以抽样的方式进行，
当然，具有高
信赖度的产品，
皆须通过百分之百的预烧试验。
芯片
设计
版图
晶圆
制造
工艺
制程
封
装
测
试
,w
afer,c
hip,ic,design,fabricati
on,pr
ocess,lay
out,pa
ckage,test,FA
,RA
,QA
j&c0i(z
27 CAD
计算机辅助设计
CAD
：
Computer
Aided Design
计算机辅助设计，此名词所包含的范围很广，
可泛称一切计算机为工具，所进行之设计；因此不仅在
IC
设计上用得到，建筑上之设计，飞机、船体之设
计，都可能用到。在以往计算机尚未
广泛应用时，设计者必须以有限之记忆、经验来进行设计，可是有了
所谓
CAD
后，
我们把一些常用之规则、
< br>经验存入计算机后，
后面的设计者，
变可节省不少从头摸
索的工作，
如此不仅大幅地提高了设计的准确度，使设计的领域进入另一新天地。
28 CD MEASUREMENT
微距测试
CD: Critical
Dimension
之简称。通常于某一个层次中，为了控制其
最小线距，我们会制作一些代表性之量测图形于晶方中，通常置于晶方之边缘。简言之，微距测量长当作
一个重要之制程指针，可代表黄光制程之控制好坏。量测
CD
之层次通常是对线距控制较重要之层次，如
氮化硅、
POLY
、
CONT
、
MET…
等，而目前较常用于测量之图形有品字型，
L-BAR
等。
芯片
设计
版
图
晶圆制
造
工
艺
制程
封装
测
试
,wafer
,chi
p,ic,design,fabrication,pro
c
ess,lay
out
,packa
ge,t
est,FA
,RA,QA
Q
w#W
29 CH3COOH
醋酸
ACETIC ACID
醋酸澄清、无色液体、有刺激性气味
、熔点
16.63
℃、沸点
118
℃。
与水、酒精、乙醚互溶。可燃。冰醋酸是
99.8
﹪以上之纯化物，有别于水容易的醋酸食入或吸入纯醋酸有
< br>中等的毒性，对皮肤及组织有刺激性，危害性不大，被溅到用水冲洗。
30
CHAMBER
真空室
,
反应室
专指一密闭的空间，常有特殊的用途：诸如抽真空、气体反应或金
属溅
度等。针对此特殊空间之种种外在或内在环境：例如外在粒子数（
< br>particle
）、湿度及内在温度、压力、气
体流量
、粒子数等加以控制。达到芯片最佳反应条件。
半导
体技术
天地
[Semiconductor
Tec
hnology
World]6? w
m
H/n8D
O
31 CHANNEL
信道
当在
M
OS
晶体管的闸极上加上电压（
PMOS
为负，
NMOS
为正），则闸极下的电
子或电洞会被其电场所吸引或排斥而使闸极下之区域形成一反转层（
Inversio
n Layer
），也就是其下之半
导体
P-type
变成
N-type Si
，
N-type
变成
P-type
Si
，而与源极和汲极，我们旧称此反转层为
―
信道
‖
。信道
的长度
―Channel Length‖
对
MOS<
/p>
组件的参数有着极重要的影响，故我们对
POLY
CD
的控制需要非常谨慎。
32 CHIP ,DIE
晶粒
一片芯片（
OR
晶圆，即
Wafer
）上有许
多相同的方形小单位，这些小单位及称为
晶粒。同一芯片上每个晶粒都是相同的构造，具
有相同的功能，每个晶粒经包装后，可制成一颗颗我们日
常生活中常见的
IC
，故每一芯片所能制造出的
IC
< br>数量是很可观的，从几百个到几千个不等。同样地，如
果因制造的疏忽而产生的缺
点，往往就会波及成百成千个产品。
Z-E
f-h
~
1E
芯片
设计
版
图
晶
圆制造
工
艺
制
程
封装
测试
,wafer
,chi
p,ic
,design,fabrication,proc
ess,layout,pac
k
age,test,FA,RA,QA-t j
33
CLT
（
CARRIER LIFE
TIME
）
截子生命周期
一、
定义少数戴子再温度平均时电子
被束缚在原子格
内，当外加能量时，电子获得能量，脱离原子格束缚，形成自由状态而参
与电流岛通的的工作，但能量消
失后，这些电子
/
电洞将因在结合因素回复至平衡状态，因子当这些载子由被激发后回复平衡期间，称之为
少数载子
―LIFE
TIME―
二、
应用范围
1.
评估卢管和清洗槽的干净度
2.
针对芯片之清洁度及损伤程度对
CLT
值有影响为<
/p>
A.
芯片中离子污染浓度及污染之金属种类
B.
芯片中结晶缺陷浓度
34 CMOS
互补式金氧半导体
金属氧化膜半导体
（
MOS
，
METAL-OXIDE
SEMICONDUCTOR
）其制程
程序及先在单晶硅上形成
绝缘氧化膜，再沉积一层复晶硅（或金属）作为闸极，利用家到闸极的电场来控
制
MOS
组件的开关（导电或不导电）。按照导电载子的种类，
MOS
，又可分成两种类型：
NMOS
（由电子
导电）和
PMOS
（由电洞导电）。而互补式金氧半导体（
CMOSCOMPLEMENTARY M
OS
）则是由
NMOS
及
PMOS
组合而成，
具有省电、
抗噪声能力强、
α
-PARTICLE
免疫力好等许多优点，
是超大规模集成电路
（
VLSI
）
的主流。
.2icS
a
p
t
www
35 COATING
光阻覆盖
<
/p>
将光阻剂以浸泡、喷雾、刷怖、或滚压等方法加于芯片上，称为光阻覆盖。目
前效果最佳的方法为旋转法；旋转法乃是将芯片以真空吸附于一个可旋转的芯片支持器上，适量的光阻
剂
加在芯片中央，然后芯片开始转动，芯片上的光阻剂向外流开，很均匀的散在芯片上。
要得到均匀的光阻
膜，旋转速度必须适中稳定。而旋转速度和光阻剂黏滞性绝应所镀光阻
剂的厚度。光阻剂加上后，必须经
过软烤的步骤，以除去光阻剂中过多的溶剂，进而使光
阻膜较为坚硬，同时增加光阻膜与芯片的接合能力
的主要方法就是在于适当调整软烤温度
与时间。经过了以上的镀光阻膜即软烤过程，也就是完成了整个光
阻覆盖的步骤。
芯片
设计
版
图
晶
圆制造
工
艺
制程
封装
测试
,wafer
,chi
p,ic
,design,fabrication,proc
ess,layou
t,pack
age,test
,FA,RA,QA
@1l
J0K
36 CROSS
SECTION
横截面
IC
的制造基本上是由一层一层的图案堆积上去，而为了了解堆积图案的
构
造，以改善制程或解决制程问题，经常会利用破坏性切割方式以电子显微镜（
SEM
）来观察，而切割横
截面、观察横截面的方式是其中较为普遍之一种
。
37 C-V PLOT
电容
,
电压圆
译意为电容、电压图：也就是说当组件在不同状况下，在闸极上施以某一
电压时，会产生不同之电容值（此电压可为正或负），如此组件为理想的组件；也就是闸极和汲极间几乎
没有杂质在里面（
COMTAMINATION
）。当外界环境改变时（温度或压力），并不太会影响它的电容值，
利用此可<
/p>
MONITOR MOS
组件之好坏，一般△
< br>V
＜
0.2
为正常。
芯片
设计
版
图
晶
圆制造
工
艺
制
程
封装
测试
,wafer
,chi
p,ic
,design,fabrication,proc
ess,layout,pack
age,test,FA,RA,QA
r&h,F
p)n)v
2q
38 CWQC
全公司品质管制
以往有些经营者或老
板，一直都认为品质管制是品管部门或品管主管的责
任，遇到品质管制做不好时，即立即
指责品质主管，这是不对的。品质管制不是品质部门或某一单位就可
以做好的，而是全公
司每一部门全体人员都参与才能做好。固品质管制为达到经营的目的，必须结合公司
内所
有部门全体人员协力合作，构成一个能共同认识，亦于实施的体系，并使工作标准化，且使所定的各
种事项确实实行，使自市场调查、研究、开发、设计、采购、制造、检查、试验、出货、销售、服务为
止
的每一阶段的品质都能有效的管理，这就是所谓的全公司品质管制（
< br>Company Wide Quality Control
）。实
施
CWQC
的目的最主要的就是要改善企业体质；
即发觉问题的体质、重视计划的体质、重点指向的体质、
重视过程的体质，以及全员有体
系导向的体质。
芯片
设计
版
图
晶
圆制造
工
艺
制程
封装
测试
,wafer
,chi
p,ic
,design,fabrication,proc
ess,layout,pack
age,tes
t,FA,
RA
,QA,R
TH9_)|
i9L+
*O
39 CYCLE TIME
生产周期时间
指原料由投入生产线到
产品于生产线产生所需之生产
/
制造时间。在
< br>TI-ACER
，生产周期有两种解释：一为
―
芯片产出周期时间
‖
（
WAFER-OUT CYCLE TIME
），一为
―
制程周
期时间
‖<
/p>
（
PROCESS CYCLE TIME
）
―
芯片产出周期时间
‖
乃指单一批号之芯片由投入到产出所需之生产
/
制
造
时间。
―
制程周期时间
‖
则指所有芯片于单一工站平均生产
/
制造时间，而各工站（从头至尾）平均生产
/
制造<
/p>
之加总极为该制程之制程周期时间。目前
TI-ACER
LINE REPORT
之生产周期时间乃采用
―
制程周期时间
‖
。
一般而
言，
生产周期时间可以下列公式概略推算之：
生产周期时间
=
在制品
（
WIP
）
/
产能
（<
/p>
THROUGHOUT
）
40
CYCLE TIME
生产周期
I
C
制造流程复杂，
且其程序很长，自芯片投入至晶圆测试完成，
谓之
Cycle
Time
。由于
IC
生命周期很短，自开发、生产至销售，
需要迅速且能掌握时效，故
Cycle Time
越短，竞争<
/p>
能力就越高，能掌握产品上市契机，就能获取最大的利润。由于
C
ycle Time
长，不容许生产中的芯片因故
报废或重做
，故各项操作过程都要依照规范进行，且要做好故障排除让产品流程顺利，早日出
FIB
上市销
售。
41 DEFECT
DENSITY
缺点密度
〝缺点密
度〞系指芯片单位面积上（如每平方公分、每平方英吋等）
有多少〝缺点数〞之意，此缺
点数一般可分为两大类：
A.
可视性缺点
B.
不可视性缺点。前者可藉由一般光
学显微镜检查出来（如
桥接、断线），由于芯片制造过程甚为复杂漫长，芯片上缺点数越少，产品量率品
质必然
越佳，故〝缺点密度〞常备用来当作一个工厂制造的产品品质好坏的指针。
www.2ic.c
n*G
P
t,T
S(W)D/g
42 DEHYDRATION BAKE
去水烘烤
目的：去除芯片表面水分，
增加光阻附着力。以免芯片表面曝光
显影后光阻掀起。方法：在光阻覆盖之前，利用高温
（
120
℃或
150
< br>℃）加热方式为之。
43 DENSIFY
密化
CVD
沉积后，由于所沈积之薄膜（
THIN FILM
之密度很低）
，故以高温步骤使薄膜
中之分子重新结合，以提高其密度，此种高温步骤即称为密化。密
化通常以炉管在
800
℃以上的温度完成，
但也可在快速升降温机台（
RTP
；
RAPID THERMAL PROCESS
）完成。
q9k
&?&?
44 DESCUM
电浆预处理
1.
电浆预处理，系利用电浆方式（
Plasma
），将芯片表
面之光阻加以去除，
但其去光阻的时间，较一般电浆光阻去除（
Stripping
）为短。其目的只是在于将芯片表面之光阻因显影预
烤等制程所造成之光阻毛边或细屑（
Scum
）加以去
除，以使图形不失真，蚀刻出来之图案不会有残余。
2.
有关
电浆去除光阻之原理，请参阅「电浆光阻去除」（
Ashing
）。
3.
通常作电浆预处理，均以较低之力，
及小之功率为之，也就是使光阻之蚀刻率降低得很低，使得均匀度能提高，以保持完整的图形，达到电浆
预处理的目的。
芯片
设计
版
图
芯
< br>片制造
工
艺
制程
封装
测试
,wafer
,ch
i
p,ic
,pr
ocess,lay
out,package,FA
,QA&A
f:r
W
t.d
45 DESIGN RULE
设计规范
由于半导体制程技术，系一
们专业、精致又复杂的技术，容易受到不同制
造设备制程方法（
RECIPE
）的影响，故在考虑各项产品如何从事制造技术完善，成功地制造出来时，
需有
一套规范来做有关技术上之规定，此即
―DESIGN R
ULE‖
，其系依照各种不同产品的需求、规格，制造设备
及制
程方法、制程能力、各项相关电性参数规格等之考虑，订正了如：
1.
各制程层次、线路之间距离、线
宽等之规格。
2.
各制程层次厚度、深度等之规格。
3.
各项电性参数等之规格。以供产品设计者及制程技
术工程师等人之遵循、参考。
芯
片
,age,t
est,FA
,RA
,QA
V4v
46 EDSIGN RULE
设计准则
设计准则
EDSIGN RULE
：反
应制程能力及制程组件参数，以供
IC
设计者
< br>设计
IC
时的参考准则。一份完整的
Design Rule
包括有下列各部分：
A.
制程参数：如氧化层厚度、复晶、
金属层厚度等，其它如流程、
ADI
、
AEI
参数
。主要为扩散与黄光两方面的参数。
B.
电气参数：提供给设计
者做仿真电路时之参考。
C.
布局参数
：及一般所谓的
3μm
、
2μm
、
1.5μm…
等等之
Rules
，提供布局原布局
之依据。
D.
光罩制作资料：提供给光罩公司做光罩时之计算机资料，如
CD BAR
、测试键之摆放位置，各层
次之相对位置之摆放
等。
47 DIE BY DIE ALIGNMENT
每
FIELD
均对准
每个
Field
再曝光前均针对此单一
Field
对准之方法称之；
也就是说每个
Field
均要对准。
48 DIFFUSION
扩散
在一杯很纯的水上点一滴墨水，
不久后可发现水表面颜色渐渐淡去，
而水面下渐
渐染红，但颜色
是越来越淡，这即是扩散的一例。在半导体工业上常在很纯的硅芯片上以预置或离子布植
的方式作扩散源（即红墨水）。因固态扩散比液体扩散慢很多（约数亿年），故以进炉管加高温的方式，
使扩散在数小时内完成。
49 DI WATER
去离子水
IC
制造过程中，常需要用盐酸容易来蚀刻、清洗芯片。这些步骤之后又需利
用水把芯片表
面残留的盐酸清除，
故水的用量相当大。
然而
< br>IC
。
工业用水，
并不是一般的
自来水或地下水，
而是自来水或地下水经过一系列的纯化而成。原来自来水或地下水中含
有大量的细菌、金属离子级
PARTICLE
，经厂务的设备将
之杀菌、过滤和纯化后，即可把金属离子等杂质去除，所得的水即称为〝去离
子水〞，专
供
IC
制造之用。
50
DOPING
参入杂质
为使组件运
作，芯片必须参以杂质，一般常用的有：
1.
预置：在炉管内通
以饱
和的杂质蒸气，使芯片表面有一高浓度的杂质层，然后以高温使杂质驱入扩散；或利
用沉积时同时进行预
置。
2.
离子植入
：先使杂质游离，然后加速植入芯片。
e%a
|*^
芯片
设计
版
图
晶
圆制造
工
艺
制程
封装
测
试
,wafer
,ch
i
p,ic,design,fabrication,proc
ess,lay
out
,package,t
est,FA
,RA,QA
^;
a$$~
51 DRAM ,
SRAM
动态
,
静态随机存取内存<
/p>
随机存取记忆器可分动态及静态两种，主要之差异在于动
态随机存取内存（
DRAM
），在一段时间（
一般是
0.5ms
～
5ms
）后，资料会消失，故必须在资料未消失前
读取元资料再重写（
refresh
），此为其最大缺点，此外速度较慢也是其缺点，而
DRAM
之最大好处为，其
每一记忆单元（<
/p>
bit
）指需一个
Transistor
（晶体管）加一个
Capacitor
（电容器），故最省面积，而有最高
之密度。而
SRAM
则有不需重写、速度快之优点，但是密度低，每一记忆单元（
bit<
/p>
）有两类：
A.
需要六个
Transistor
（晶体管），
B.
四个
Transistor
（晶体管）加两个
Load resistor
（负载电阻）。由于上述之优缺
点，
DRAM
一般皆用在
PC
（个人计算机）或其它不需高速且记忆容量大之记忆器，而
SRAM
则用于高速之
中大型计算机或其它只需小记忆容量。
如监视器（
Monitor
）、打印机（
Printer
）等外围控制或工业控制上。
52
DRIVE IN
驱入
离子植入（
ion implantation
）虽然能较精确地选择杂质数量，但受限于离子能量，
无法将杂质打入芯片较深
（
um
级）的区域，因此需借着原子有从高浓度往低浓度扩散的
性质，在相当高
的温度去进行，一方面将杂质扩散道教深的区域，且使杂质原子占据硅原
子位置，产生所要的电性，另外
也可将植入时产生的缺陷消除。此方法称之驱入。在驱入
时，常通入一些氧气，因为硅氧化时，会产生一
些缺陷，如空洞（
Vacancy
），这些缺陷会有助于杂质原子的扩散速度。另外，由于驱入世界原子
的扩散，
因此其方向性是各方均等，甚至有可能从芯片逸出（
o
ut-diffusion
），这是需要注意的地方。
53
E-BEAM LITHOGRAPHY
电子束微影技术
<
/p>
目前芯片制作中所使用之对准机，其曝光光源波长约为
（
365nm
～
436nm
），其可制作线宽约
1μ
之
IC
图形。但当需制作更细之图形时，则目前之对准机，受曝
光光源波长
之限制，而无法达成，因此在次微米之微影技术中，及有用以电子数为曝光光源者，由于电子
束波长甚短（～
0.1A
），故可得甚佳之分辨率，作出更
细之
IC
图型，此种技术即称之电子束微影技术。电
子束微影技术，目前已应用于光罩制作上，至于应用于光芯片制作中，则仍在发展中。
!@6r
6l5F
p0y
(W/b
54 EFR
（
EARLY
FAILURE RATE
）
早期故障率
Early
Failure Rate
是产品可靠度指针，意谓
IC
到客户
手中使用其可能发生故障的机率。
当<
/p>
DRAM
生产测试流程中经过
BURN-
IN
高温高压测试后，
体质不佳的产
品
便被淘汰。为了确定好的产品其考靠度达到要求，所以从母批中取样本做可靠度测试，试验中对产品加
高压高温，催使不耐久的产品故障，因而得知产品的可靠度。故障机率与产品生命周期之关系类似浴 缸，
称为
Bathtub Curve.
芯
片
设计
版图
晶圆
制造
工艺
制程
封装
测
试
,w
afer,c
hip,ic,design,fabricati
on,pr
ocess,l
ayout,packa
ge,test,FA
,RA
,QA1j%V
< br>h1b
55 ELECTROMIGRATION
电子迁移
所谓电子迁移，乃指在电流
作用下金属的质量会搬动，此系电子
的动量传给带正电之金属离子所造成的。当组件尺寸
越缩小时，相对地电流密度则越来越大；当此大电流
经过集成电路中之薄金属层时，某些
地方之金属离子会堆积起来，而某些地方则有金属空缺情形，如此一
来，堆积金属会使邻
近之导体短路，而金属空缺则会引起断路。材料搬动主要原动力为晶界扩散。有些方
法可
增加铝膜导体对电迁移之抗力，例如：与铜形成合金，沉积时加氧等方式。
www.2ic.c
n3y
o6Y-i
56 ELECTRON/HOLE
电子
/
电洞
电子是构成原子的带电粒子，带有一单位的负电荷，环绕在原子核
四周形成原子。垫洞是晶体中在原子核间的共享电子，因受热干扰或杂质原子取代，电子离开原有的位置
所遗留下来的
―
空缺
‖
因缺少一个电子，无法维持电中性，可视为带有一单位的正电荷。
半导
体技术
天地
[Semic
onduct
or
Technol
ogy World]
^!O;I9D1m
$$?
K9^;M
57 ELLIPSOMETER
椭圆测厚仪
将已知波长之射入光分成
线性偏极或圆偏极，照射在待射芯片，利用
所得之不同椭圆偏极光之强度讯号，以
Fourier
分析及
Fresnel
方程式，求得待测芯片模厚度
58
EM
（
ELECTRO MIGRATION
TEST
）
电子迁移可靠度测试
当电流经过金属
导线，使金属原子获得
能量，沿区块边界（
GRAIN Bou
nderies
）扩散（
Diffusion
< br>），使金属线产生空洞（
Void
），甚至断裂，形
成失效。其对可靠度评估可用电流密度线性模型求出：
AF=
【
J
（
stress
）
/J
（
op
）】
n×
exp
【
Ea/Kb
（
1/T
（
op
）
- 1/T
（
stress
））】
TF=AF×
T
（
stress<
/p>
）
59 END POINT DETECTOR
终点侦测器
在电浆蚀刻中，利用其反
应特性，特别设计用以侦测反应何
时完成的一种装置。一般终点侦测可分为下列三种：<
/p>
A.
雷射终点侦测器（
Laser
Endpoint Detector
）：
利
用雷射光入射反应物（即芯片）表
面，当时颗发生时，反应层之厚度会逐渐减少，因而反射光会有干扰讯
< br>号产生，
当蚀刻完成时，
所接收之讯号亦已停止变化，<
/p>
即可测得终点。
B.
激发光终点侦测器<
/p>
（
Optical Emission
End Point
Detector
）
用一光谱接受器
，接受蚀刻反应中某一反应副产物（
Byproduct
）所激
发之光谱，当
蚀刻反应逐渐完成，此副产物减少，光谱也渐渐变弱，即可侦测得其终点。
C.
时间侦测器：直接设定反应
时间，
当时间终了，即结束其反应。
60 ENERGY
能量
能量是物理学之专有名词。例如
：
B
比
A
之电
压正
100
伏，若在
A
板上有一电子受
B
版正电吸引而加速跑到
B
版，这时电子在
B
版就比
在
A
版多了
100
电子伏特的能量。
6m
61
EPI WAFER
磊晶芯片
磊晶系在晶体表面成长一层晶体。
g^
半导
体技术
天地
[Semiconductor Tec
hnology
World]4eU.R
y-} P
62
EPROM
（
ERASABLE-PROGRAMMABLE
ROM
）
电子可程序只读存储器
MASK
ROM
内所存的资料，
是在
FAB
内制造过程中便已设定好，制造完后便无法改变，就像
任天堂游戏卡内的
MASK ROM
，存的是
< br>金牌玛丽就无法变成双截龙。而
EPROM
是在
ROM
内加一个特殊结构叫
A FAMDS
，它可使
ROM
内的资料
< br>保存，但当紫外光照到它时，它会使
ROM
内的资料消失。每一个晶忆单位都归口。然后工程人员再依程
序的规范，用
30
瓦左右的电压将
0101….
资料灌入每一个记忆单位。如此就可灌电压、紫外光重复使用，
存入
不同的资料。也就是说如果任天堂卡内使用的是
EPROM
，那
么你打腻了金牌玛丽，然后灌双截龙的程
序进去，卡匣就变成双截龙卡，不用去交换店交
换了。
63 ESDELECTROSTATIC DAMAGEELECTROSTATIC
DISCHARGE
静电破坏静电放电
1
自然界之物质
均由原子组成，而原子又由质子、中子及电
子组成。在正常状态下，物质成中性，而在日常活动中，会使
物质失去电子，或得到电子
，此即产生一静电，得到电子之物质为带负静电，失去电子即带正静电。静电
大小会随着
日常的工作环境而有所不同。如下表所示。活动情形
静
电
强
度
（
Volt
）
10<
/p>
－
20
﹪相对湿度
65-95
﹪相对湿度
www.2ic.c
`2^
5v;A3D
r ~
O
走过地毯走过塑料地板在以子上工作拿起塑料活页夹，袋拿起
塑料带工作椅垫摩擦
35,00012,0006,0007,00020,00018,000
1,5,00015,000
表
1
日常工作所产生的静电强度表<
/p>
2.
当物质产生静电后，
随时会放电，<
/p>
弱放到子组件上，
例如
IC
，则
会将组件破坏而使不能正常工作，此即为静电破坏或静电放电。
3.
防止静电破坏方法有二：
A.
在组件设计
上加上静电保护电路。
B.
在工作环境上减少静电，例如工作桌之接地线，测试员之静电环。载运送上使用
防静电胶套及海绵等等。
64 ETCH
蚀刻
在集成电路的制程中，常需要将
整个电路图案定义出来，其制造程序通常是先长出或
盖上一层所需要之薄膜，在利用微影
技术在这层薄膜上，以光阻定义出所欲制造之电路图案，再利用化学
或物理方式将不需要
之部分去除，
此种去除步骤便称为蚀刻
（
ETCH
）
一般蚀刻可分为湿性蚀刻
（
WET
ETCH
）
及干性蚀刻（
DRY ET
CH
）两种。所谓干性蚀刻乃是利用化学品（通常是盐酸）与所欲蚀刻之薄膜起化学反<
/p>
应，产生气体或可溶性生成物，达到图案定义之目的。而所谓干蚀刻，则是利用干蚀刻机台
产生电浆，将
所欲蚀刻之薄膜反映产生气体由
PUMP
抽走，达到图案定义之目的。
N:^
0Q6@
~
C#
N4B
65
EXPOSURE
曝光
其意义略同
于照相机底片之感光在集成电路之制造过程中，定义出精细之光组图
形为其中重要的步骤
，以运用最广之
5X STEPPER
为例，其方式为以对紫外
线敏感之光阻膜作为类似照相
机底片，光罩上则有我们所设计之各种图形，以特殊波长之
光线（
G-LINE 436NM
）照射光罩后，经过缩小
镜片（
REDUCTION LENS
）光
罩上之图形则成
5
倍缩小，精确地定义在底片上（芯片上之光阻
膜）经过显
影后，即可将照到光（正光阻）之光阻显掉，而得到我们想要之各种精细图形
，以作为蚀刻或离子植入用。
因光阻对于某特定波长之光线特别敏感，故在黄光室中早将
一切照明用光元过滤成黄色，以避免泛白光源
中含有对光阻有感光能力之波长成分在，这
一点各相关人员应特别注意，否则会发生光线污染现象，而扰
乱精细之光阻图。
66 FABRICATION
（
FA
B
）
制造
Fabrication
为
―
装配
‖
或
―
制造
‖
之意，与
Manu
facture
意思一样，半导
体制造程序，其步骤繁多，且制
程复杂，需要有非常精密的设备和细心的作业，才能达到吴缺点的品质。
FAB
系
Fabrication
之缩写，指的是
―
工厂
‖
之意。我
们常称
FIB
为
―
晶圆区
‖
，例如：进去
―FAB‖
之前需穿上防
尘衣。
67
FBFC
（
FULL BIT FUNCTION
CHIP
）
全功能芯片
由于产品上会有缺陷，所
以有些芯片无法全功能
工作。因此须要雷射修补前测试，以便找到缺陷位置及多寡，接着
就能利用雷射修补，将有缺陷的芯片修
补成全功能的芯片。《当缺陷超过一定限度时，无
法修补成全功能芯片》
芯片
设计
版
图
芯
片制造
工
艺
制
程
封装
测试
,wafer
,chi
p,ic
,pr
ocess,
lay
out,package,FA
,QA%u
o7?,p L
[ q
68 FIELD/MOAT
场区
FIELD
直译的意思是〝场〞，足球场和武道场等的场都叫做
FIELD
。它的含意
就是一个有专门用途的区域。在
IC
内部结构中，有一区域是隔离电场的地方，通常介于两个
MOS
晶体管
之间，称为场区。场区之上大部分会长一层厚的氧化层。
69 FILTRATION
过滤
用过滤器（
FILTER
，为一半透膜
折叠而成）将液体或气体中的杂质给过滤掉，
此称为
FILTR
ATION
【过滤】因
IC
制造业对洁
净式的要求是非常严格的，故各种使用的液体或气体，必须
借着一个
PUMP
制造压差来完成，如何炫则一组恰当的过滤器及
P
UMP
是首要的课题。
@
@
芯片
设
计
版
图
晶圆制
造
工
艺
制
< br>程
封装
测试
,wafer
,chi
p,ic
,design,fabr
ication,process,l
ayout,pack
a
ge,test,FA,RA
,QA
d/v
W
70
FIT
（
FAILURE IN
TIME
）
FIT
< br>适用以表示产品可靠度的单位
FIT=1Eailure in 10 9
Device-Hours
例如
1000 Device
工作
1000Hours
后
1 Device
故障，
则该产品的可靠度为：
（
1Failure
）
（
/
1000 Devices*1000
Hours
）
=1000 FITs
71
FOUNDRY
客户委托加工
客户
委托加工主要是接受客户委托，生产客户自有权利的产品，也就是
客户提供光罩，由
SMIC
来生产制造，在将成品出售给客户，指收取代工过程费用，
这种纯粹代工，不涉
及销售的方式在国际间较通常的称呼就是硅代工（
< br>Silicon Foundry
）。
Q4p
^+B
S
72 FOUR POINT
PROBE
四点侦测
·
是量测芯片片阻值（
Sheet R
esistance
）
RS
的仪器。<
/p>
·
原理如下：
有
ABCD
四针，
A
、
< br>D
间通以电流
I
，
B
、
C
两针量取电压差（△
V
），则
RS=K.
△
V/I
K
是常数比例和机台
及针尖距离有关
73
F/S
（
FINESONIC
CLEAN
）
超音波清洗
超音波清洗的主要目的是
用来去除附着在芯片表面的灰尘，
其反应机构有二：
1.
化学作用：利用
SC-1
中的
NH4OH
，
H2O2
与<
/p>
Silicon
表面反应，将灰尘剥除。
2. 2.
物理作用：利用频率
800KHz
< br>，功率
450W×
2
的超音波震
荡去除灰尘。
半导
体技术
天地
[Semiconductor
Tec
hnology World]
F
D#
_;k X
A;s
74 FTIR
傅氏转换红外线光谱分析仪
FTIR
乃利用红外线光谱经傅利叶转换进而分析杂质浓度的光谱
分析仪
器。目的：
·
已发展成熟，可
Rout
ine
应用者，计
有：
/PSG
之含磷、含硼量预测。
B.
芯片
之含氧、含碳量预测。
C.
磊晶之厚度量测。
·
发展中需进一步
Setup
者有：<
/p>
A.
氮化硅中氢含量预测。
B.
复晶硅中含氧量预测。
C.
光阻特性分析。
FTIR
< br>为一极便利之分析仪器，
STD
的建立为整个量测之重点
，
由于其中多利用光学原理、芯片状况（
i.e.
晶背处理状况）对量测结果影响至钜。
a8x
芯片
设计
版
图
芯
片制造
工
艺
制程
封装
测试<
/p>
,wafer
,chi
p,ic
,pr
ocess,lay
out,packa
ge,FA,QA*y
0t
75 FTY
（
FINAL TEST
YIELD
）
在晶圆出厂后，
必须经过包装及
T1
（断
/
短路测试）
，
Burn -in
（烧结）
，
T3
（高温功能测试），
T4
（低温功能测试），
QA
测试，方能销售、出货至客户手中。在这段漫长而繁杂
的测试过程中，吾人定义
Final Test Yield
为：
T1 Yield* Burn
–
in Yield*T3 Yield*T4 Yield
芯片
设计
版图
芯
片制
造
工
艺
制
程
封装
测试
,wafer
,chi
p,ic
,pr
ocess,lay
out
,package,FA
,QA X&e6Q
L8
H
?+m
S#y
76 FUKE DEFECT
成因为硅化物之氧化，尤其是以水蒸气去致密化
PBSG
时会发生，造成闸极（
Poly
Gate<
/p>
）
与金属间的短路。
硅化物之氧化可分为
二类型：
（以
TiSi2
）
1.
热力学观点
SiO2
是最稳定，
故
Si
扩
散至
TiSi2
之表面时会与水反应成
SiO2
而非
TiO2
。<
/p>
2.
动力学观点而言，当
Si
不足时则会形成
TiO2
而将
< br>TiSi2
分解。
?,k.C
S-K
半导体技
术天地
[Semiconductor Technology
Worl
d]
77 GATE OXIDE
闸极氧化层
GATE OXIDE<
/p>
是
MOSFET
（金氧半场效晶体管）中
相当重要的闸极之下
的氧化层。此氧化层厚度较薄，且品质要求也较严格。
78 GATE VALVE
闸阀
用来控制气体压力之控制装置。通常闸阀开启越大，气体于反应室内呈现之压
力较低；反之，开启越小，压力较高。
79
GEC
（
GOOD ELECTRICAL
CHIP
）
优良电器特性芯片
能够合于规格书（
Data Book
）上所定义电
器特性的芯片。这些芯片才能被送往芯片包装工厂制成成品销售给客户。<
/p>
80 GETTERING
吸附
<
/p>
―Gettering‖
系于半导体制程中，由于可能受到晶格缺
陷（
Crystal Defect
）或金
属类杂质污染等之影响，造成组件接口之间可能有漏电流（
Junction Le
akage
）存在，而影响组件特性；如
何将这些晶格缺陷、金
属杂质摒除解决的种种技术上作法，就叫做
‖Getteri
ng‖
吸附。吸附一般又可分
―
内
部的吸附
‖
--
-Intrinsic Gettering
及
―
外部的吸附
‖
---E
xtrinsic Gettering
。
前者系在下线制造之
前先利用特殊
高温步骤让晶圆表面的
「晶格缺陷或含氧量」
尽量降低。
后者系利用外在方法如：
晶背伤
言、
磷化物
（
POCl3
）
预置
ETC
将晶圆表面的
缺陷及杂质等尽量吸附到晶圆背面。两者均可有效改善上述问题。
81
G-LINE G-
光线
G-lin
e
系指一种光波的波长，
多系水银灯所发出之光波波长之一，<
/p>
其波长为
436nm
。
< br>G-line
之光源，最常作为
Stepper
所用之水银灯，本来系由许多不同之波长的光组成，利用一些
Mirro
r
和
Filter
反射、过滤的结果，
会将其它波长之光过滤掉，仅余
G-line
作为曝光用。使用
单一波长作为曝光光源
可以得到较佳的能量控制和解吸力，
但由
于其为单色波故产生之驻波效应
（
Standing Wave
）
对光阻图案产
生很大的影响。在选择
最佳光阻厚度，以府合驻波效应，成为
G-line
Standing
最要的工作之一。
82 GLOBAL
ALIGNMENT
整片性对准与计算
Global Alignment
系指整片芯片在曝光前，先
作整片性之
对准与计算，
然后接着可做整片芯片之曝光。
·
GLOBAL ALIGNMENT
分为两
种：
1
普通的
Global Alig
nment
：
每片芯片共对准左右两点。
2 Advance Global Alignment
：每片芯片对准预先设定好
之指定数个
Field
的对
准键，连续
对准完毕并晶计算机计算后，才整片曝光。
83
GOI
（
GATE OXIDE
INTEGRITY
）
闸极氧化层完整性
半导体组件中，闸
极氧化层的完整与否关系
着电容上电荷的存放能力，故需设计一适当流程，其主要目的在
侧闸极氧化层之崩溃电压（
breakdown
voltag
e
）、有效氧化层厚度等，以仿真闸极氧化层的品质及可信赖度，通常即以此崩溃电压值
表示
GOI
的优劣程度。
84
GRAIN SIZE
颗粒大小
一
种晶体材料形成后，从微观的角度来看，材料都是一大堆颗粒垒叠在一
起而成。这些颗粒
有大有小，尺寸不一。而且材料的特性也会因为颗粒大小而变化，故常要注意其大小变
化
。
85 GRR
STUDY
（
GAUGE REPEATABILITY
AND REPRODUUCIBILITY
）
测量仪器重复性与再现性之研
究
将良策仪器的重复性
—
一其本身的变异，再
现性
—
操作人本身的变异，用统计的方法算出，以判断量测
仪器是否符合制程参数控制之需要。
86 H2SO4
硫酸
Suifuric Acid<
/p>
硫酸，为目前最广泛使用的工业化学品。强力腐蚀性、浓稠、油状液体，
< br>依纯度不同，由无色至暗棕色，与水以各种不同比例互溶，甚具活性。溶解大部分的金属。浓硫酸具氧化、
脱水、磺化大部分的有机化合物，常常引起焦黑。比重
1.84
，沸点
315
℃。与水混合时需格外小
心，由于
放热引起爆炸性的溅泼，永远是将酸加到水中，而非加水至酸中。不小心被溅到
，用大量水冲洗。目前在
线上，主要用于
SO
< br>清洗及光阻去除。
87 H3PO4
磷酸
PHOSPHORIC
ACID
磷酸无色无谓起泡液体或透明晶形固体。依温度、浓度而定。在
20
℃
50
﹪及
75
﹪强度为易流动液体，
85
< br>﹪为似糖浆，
100
﹪酸为晶体。
比重
1.834
，
熔点
42.35
℃。
在
213<
/p>
℃
失去
Y2 H2O
，形成焦磷酸。溶于水、乙醚，能腐蚀铁及合金。对皮肤、眼睛有刺激性，不小心溅到，可用
水冲洗。目前磷酸用于
SI3N4
的去除，浓度是
85
﹪，沸点
156
℃，
SI3N4
与
SIO2
的蚀刻比约为
30
：
1
。
88 HCL
氯化氢（盐酸）
Hydrochloric Acid
盐酸，为无色或淡黄色，
发烟，刺激性液体。氯化氢的水
溶液。盐酸是一种强烈酸性及高腐蚀性酸。市面出售之<
/p>
‖
浓
‖
或发烟酸
含有氯化氢
38%
，比重
1.19
。氯化氢
溶解在水中有各种不同的浓度。可溶于水、酒精、苯、不可
燃。用途广泛。可用于食品加工、金属之酸洗
与清洁、工业酸化、一般之清洗、实验试药
。不小心被溅到，用大量水冲洗。目前线上，主要用于
RCA
清
洗。
y+
F(M T&X!
M
m
$$E
89 HEPA
高效率过滤器
HEPA
（
High
Efficiency Particulate Air Filter
）
为洁净室内用以滤去微粒之装置，
一般以玻璃纤维制成，可将
0.1μm
或
0.3μm
以上之微粒滤去
99.97
﹪，
压力损失约
12.5
㎜
H2O
。层流
台能保持
Class
100
以下之洁净度，即靠
HEPA
达
成。目前除层流台使用
HEPA
外，其它如烤箱、旋转机，
为了达到控制
Particle
的效果，也
都装有
HEPA
之设计。
90
HILLOCK
凸起物
金属溅镀后为使金属与硅基（
Si-Substrate
）有良好的欧姆式接触需先经融合过
程，在融合过程中因铝与硅的热膨
胀系数不同（铝将会膨胀较快），而造成部分的铝无法向外扩张只得向
上膨胀造成小山丘
状的
‖
凸起物
‖
--Hillock
。
半
导体技
术天地
[Se
mic
onductor Technol
ogy
Worl
d]
W
91 HMDS
HMDS
蒸镀
HMD
原为化学药品
HexaMethylDiSilazane
的缩写，在此则是指芯片在上光阻前
的一个预先处理步骤。
HMDS
蒸镀就是利用惰性气体（例如氮气）带着
HMDS
的蒸汽通过芯片表面，而在
芯片表面形成一层薄膜。其目的在于：<
/p>
A.
消除芯片表面的微量水分。
B.
防止空气中的水汽再次吸附于晶面
C.
增加
光阻剂（尤其是正光阻）对于晶
面的附着能力，进而减少在尔后之显
影过程中产生掀起，或是在
蚀刻时产
生了
‖Undercutting‖
的
现象。
目前在规范中规定于
HMDS
蒸
镀完
4
小时内需上光阻以确保其功能。
V&f
@
)
{
@ U
92 HNO3
硝酸
NITRIC ACID
硝酸透明、无色或微黄色、发烟、易吸
湿之腐蚀性液体，能腐蚀大部分
金属。歧黄色是由于曝光所产生之二氧化氮，为强氧化剂
，可与水混合，沸点
78
℃，比重
1.
504
。
IC
产业
中硝酸用于清洗炉管，但对皮肤有腐蚀性，为强氧化剂，与有机物接触有起火危险。清洗炉管用。
< p>
93 HOT ELECTRON EFFECT
热电子效应
在
VLST
的时代，
Short Channel Devic
es
势在必行，而目前
一般
Circu
it
应用上又未打算更改
Supply
Voltage
；如此一来，
VG=VD
S=5V
情况下，将造成
Impact
Ionization
（撞击游离化）现象发生于
Drain
邻近区域。伴随而生之
Electron-Hole pair
s
（电子电洞对），
绝大部分经由
Dr
ain
（
Electrons
）
or Sub.
（
Holes
）导流掉。但基于统计观点，总会有少部分
Electrons
（
i.e.
Hot-Electrons
）所具
Energy
，足以克服
< br>Si-SiO2
之
Barrier Height
（能障），而射入
SiO2
且深陷（
Trap
）
其中。另亦有可能在
Hot-Electrons
射入过程中打断
Si-H
键结，而形成
Interface Trap
于
Si-SiO2
接口。不
论遵循上述二者之任一，均将导致
NMOS Performance
的退化（
Degradation
）现象。
坐在光罩上图形以
M
：
1
之比例，一步一步的重复曝光至芯片上之机器。<
/p>
半导体<
/p>
技术天
地
[Semiconductor
Tec
hnology
World]&L
q-
94 I-LINE STEPPER
I-LINE
步进对准曝光机
当光罩
与芯片对准后，利用
365nm
之波长为光源，将预
半导
体技术
天地
[Sem
iconductor Tec
hnology
World]
]!b/u
@#s
95 IMPURITY
杂质
纯粹的硅市金刚石结构，在室温
下不易导电。这时如加一些
B11
或
A
s 7 5
取代硅
的位置，就会产生
―
电洞
‖
或
―<
/p>
载子
‖
，加以偏压后就可轻易导电。加入
的东西即称为杂质。
?0U:j3d(l
y
G/g
96 INTEGRATED CIRCUIT
（
IC
）
集成电路
集成电路是一九五八年由美
国德州仪器公司所发明的。他
是将一个完整的电子电路处理在一块小小的硅芯片上，然后
再以金属联机与外在引线相接，外加陶瓷或塑
料包装的装置，由于它能将原本需要许多零
件的电子电路集中缩小，因此被称为集成电路。它具备优于传
统电子电路的三个特性：体
积小、廉价、可靠。依照其集积化的程度可区分为小型（
SSI
）、中型（
MSI
）、
大型（
LSI
）、超大型（
VLSI
< br>）集成电路。
97 ION IMPLANTER
离子植入机
在
IC
制程中有时需要精确地控制杂质的浓度及深度，此时即不宜由
扩散之方式为之，故以
‖
离子植入机
‖
解离特定气体后调整离子束电流（
Beam Curren
t
），计算电流
X
时间
得到所植入杂质的浓度并利用加速电压控制植入的深度。
98
ION IMPLANTATION
离子植入
1.
由于加速器集真空技术的发展，离子布植机成为本世纪高
科技
产品之一，取代了早先的预置制程。
2.
其好处有：
2-1
可精确控制剂量。
< br>2-2
在真空下操作，可免除杂质
污染。
2-3
可精确控制植入的深度。
2-4
是一种低温的制程。
2-5
只要能游离，任何离子皆可植入
99 ISOTROPIC
ETCHING
等向性蚀刻
在蚀刻
反应中，除了纵向反应发生外，横向反应亦同时发生，
此总蚀刻即称之为等向性蚀刻。一
般化学湿蚀刻多发生此种现象。干式蚀刻，其实刻后的横截面具有异向
性蚀刻特性（
Anisotropic
），即可得到较陡的图形。
100
ITY
（
INTEGRATED TEST
YIELD
）
为界定产品从
wafer fab
至组
装、测试所有流程的良率，其定
义为：
INTEGRATED
TEST YIELD=Wafer
Yield*MPY*ATYNote
：
MPY:Multi-
Probe Yield ATY:Assembly Test
Yield
p,m
Q
101 LATCH UP
栓锁效应
当
VLSI
线路密度增加，
Latch-Up
之故障模式于
MOS VLSI
中将愈来愈严重，
且
仅
发
生
于
CMOS
电
路
，所
有
COMS
电
路
西
寄
生
晶体
管
所
引
起
的
LATCH-UP
问
题
称
之
为
SCR
(SILICON-CONYROLLED
RECTIFIER
）
LATCH-U
P
，在
S1
基体内
CMOS
中形成两个双截子晶体管
P-N-P-N
形式的路径，有如一个垂直的
P+-N-P
与一
个水平
N+-P-N
晶体管组合形成于
CMOS
反向器，如果电压降
过大或受到外界电压、电流或光的
触发时，将造成两个晶体管互相导过而短路，严重的话将使
IC
烧毁，故
设计
CMOS
路防止
LATCH-UP
的发生是当前
IC
界最重要的课题。
T v
+s
g3Z7-f
n1?7e
102 LAYOUT
布局
此名词用在
IC
设计时，是指将设计者根据客户需求所设计之线路，经由
CAD
（计