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FPGA
高速收发器设计准则
高速收发器
(SERDES)
的运用范围十分广泛，<
/p>
包括通讯、计算机、工业和储存，以及必须在
< br>芯片
与芯片
/
模
块之间、
或在背板
/
电缆上传
输大量数据的系统。
但普通高速收发器的并行总线设计已无法满足现在的要求。
将收发器整合在
FPGA
中，成为解决这一问题
的选择办法。
高速设计用
FPGA
具备嵌入式数
Gb
收发器的低功耗
FPGA
架构
，
它能让设计人员利用高生产率的
EDA
工具提供实体层
和逻辑层建构模块，研发出低成本的小型系统，使得设计师能够快速解
决协议和速率的变化问题，以及为
了提高性能和增加新功能时，必须进行设计修改所面临
的重新编程问题，这些迫切需求的灵活性无法在
ASIC
和
ASSP
方案中获得。
FPGA
提供了一种单芯片解决方案，克服了多芯片方案中的互通作业、布线和
功率
问题。
FPGA
中的收发器在克服讯号完整性问题的同时，也能
工作在一系列不同的系统或协议环境中。
收发器选择考虑
收发器的选择对于要获得所需的功
能设计而言相当关键。设计师必须在设计初期阶段就分析收发器的
功能和性能，并融合频
宽需求、协议、多媒体类型、
EMC
和互通作业性所决定的设计
准则指导选择。收发
器的选择应该包括规格的符合性验证；针对抖动、噪音、衰减和不连
续性等不利条件下的免疫能力或补偿
能力；以及应用中的传输媒介的类型。根据目前多数
组件存在的收发器错误纪录，不难发现将混合讯号收
发器整合在数字电路
FPGA
中仅取得了有限的成功。因此，系统设计师在验证市场需求时要特别小
心，要
紧盯着制程、电压、温度、核心以及
I/O
端口，还有硅芯片生产能力等各方面的验证工作。
评估收发器发射性能的重要工具是眼图。这是建构在一系列分
层
PRBS
周期上的发射机波形图量度。
透过利用眼状模板，眼图可用来显示特定指针的符合性。如果波形没有侵占眼图模板的张开区，通常意味
着它符合抖动、噪音和幅度指针。另外，为确保采用随机性较高的
PR
BS
序列，并将在示波器上撷取的波
形采样数量减到最少，以便
它们不会被错误地表征较差的
PRBS
性能，需要一个非常谨慎
的方案。
在决定生产制程时，收发器眼图性能更显重要。在选择正确组件时还有下述许多其它因素要考虑。
讯号完整性
对芯片内或芯片与模块间的通讯来说，无论通讯是透过背板、
电缆还是同一电路板上的直接连接，具
有嵌入式收发器的
FPG
A
都是理想的选择。
用串行收发器取代平行高速总线可简化系统
设计。
在速度高时，
并行总线容易遭受干扰和串扰，使得布线相
当复杂，有时甚至无法实现。而极具强韧性的串行收发器能简
化布局设计，减少零组件和
连接器数量，还能减少
PCB
层数。在具有相同的总线频宽时，
串行接口的功耗
也比并行端口小。
但收发器的更高数据率意味着非理想的传输线效应会使布线更
加困难。
人们普遍采用
FR4
板进行<
/p>
PCB
设计，
因为
FR4
的制造通常采用玻璃纤维和环氧材料，
因此具有容易制
造、
阻燃、易钻孔、
低成本等特点。
遗
憾的是，当数据率较高时，各层中的铜线会产生‘趋肤效应’，高频讯号掠过导体的表面，减少了传导
区域，增加了讯号衰减。
FPGA
设计师通常对数
Gb
讯息信道中传送的讯号频率点了解较少，由于
FR4
介
电材料本身对衰减的影响就极大，在只有几
Gb
的数据率上，衰减有可能超过
20
dB
。为了克服这些问题，
具有收发器的
Stratix II GX FPGA
包含了发射机和接收机内部的一些功能，可继
续使用便宜的
FR4
PCB
材
料。
预加重
在数
Gb
速率时，设计师无法简单地透过放大讯号解决讯号损失问题，因为这将增大功耗并引起眼
图
的闭合。眼图闭合可能是由发射缓冲的阻抗变坏所引起。在布局上或连接器中，反射能
量的强度呈现出近
端的不连续性。预加重透过加重任何讯号变化后的第一个数据符号来对
发射讯号进行预失真处理，消除讯
息信道中脉冲响应的前端过冲和后沿拖尾。
Stratix
II GX
收发器提供可程序的预加重功能，
允许用户根据传输
媒介和驱动能力，
在
3
个抽头中选取<
/p>
每个抽头
13
级中的任意一级。最大的预
加重为
500%
，这对张开
1.25m
Molex GbX
背板上速率为
6.25Gbps