-
AD9852
的引脚说明：
D7
—
D0:
Pin1
—
8
，并行编程模式下的
8
位并行数据<
/p>
I/O
口。
A0
—
A5:
Pin14
—
19
，并行编程模式下的
6
位并行地
址口。其中，
Pin
17
与
串行通信的复位端复用，
Pin18
与串行数据
输出口复用
(3
线模式
)
，
Pin19
与串行数
据<
/p>
I/O
口复用
((2
线模式
)
。
DVDD:
Pin9,10,23,24,25,73,74
,79,80
，数字电路电源端，相对于数字地
3.3V
供电，
3.135V
—
3.465V
可保证设计指标。
DGND:
Pinll,12,2
6,27,28,72,75,76,77,78
，数字地。
AVDD:
Pin31,32,3
7,38,44,50,54,60,65
，
模拟电路电源端，
相对于模拟地
3.3V
供电，
3.135V
—
3.465V
< br>可保证设计指标。电路设计时，应加强
DVDD
和
AVDD
之
间的去藕，以防噪声相互串扰。<
/p>
AGND: Pin33,34,39,40,41,45,4
6,47,53,59,62,66,67
，模拟地。
NC: Pin13,35,57,58,63
，内部无连接的
引脚，布线时可以悬空。
I/O
UD:
Pin20
，频率更新端口。
要向
AD9852
寄存器内写数据，先是写到端
口的缓冲器里，等工作模式所需的数据写完后，再在此引脚上加一持续至少
8<
/p>
个
系统时钟周期的高电平，
使
DDS
芯片按照所设置的方式运行。
频率更新也可
以设
置成内部更新模式，这时
DDS
按
照
UDC
寄存器设置的值定时自动更新频率，同
时输出持续
8
个系统时钟周期高电平的同步信号。
WRB/SCLK: Pin21
，
并行模式下的读控制端，
与串行模式时钟信号输入端复
用。
RDB/CSB:
Pin22
，并行模式下的写控制端，与串行模式片选端复用。
FSK/BPSK/HOLD:
Pin29
，多功能复用引脚。
FSK
工作模式下，低电平选
择频率
F1
，高电平选
F2; BPSK
模式时，低电
平选相位
1
，高电平选相位
2
Chirp
模式时，高电平使
DDS
输出保持当前频率。
SHAPED KEYING: Pin30
，高电平使
DDS
输出有一个调幅过程，若电路设计
为低
电平，
DDS
将没有输出。
VOUT:
Pin36
，高速比较器输出端。
VINP:
Pin42
，比较器正电压输入端。
VINN:
Pin43
，比较器负电压输入端。
IOUTl:
Pin48
，余弦
DAC
单极电流输出端。
IOUTIB:
Pin
49
，余弦
DAC
单极电流互补输出端
。
IOUT2B :
Pins 51
，控制
DAC
单极电流互补输出端。
IOUT2:
Pin52
，控制
< br>DAC
单极电流输出端。
DACBP:
Pin55
，
DAC
旁路电容连接端。从该端口串接一
0.01
uF
电容到
AVDD
可
以改变
SFDR
性能。
DAC RSET:
Pin56
，
DAC
满幅输出设置
:RsET=39.9/IouT
。
PLL FILTER: Pin61<
/p>
，
串接
1.3k
。电阻和
0.01 uF
到
AVDD(
Pin60)
，构成参考源
倍频
PLL
环路滤波器的零补偿网络。
DIFF
CLK: Pin64
，差分时钟使能端，高电平有效。
AD9
852
的时钟输入有两
种方式
:
单端正弦输入和差分输入，具体采用哪一种方式，通过它来选择。
REFCLKB:
Pin68
，差分时钟的互补输入端。
REFCLK:
Pin69
，单端时钟信号输入或差分时钟的另一输入端。
S/P SELECT:
Pin7
0
，编程模式选择端。逻辑高选择并行模式。
MASTER
RESET:
Pin
71AD9852
的复位端，持续
1
0
个系统时钟周期的高电
平可以准确复位，内部寄存器的状态为
缺省状态。
DDS
模块设计
DDS
模块的设计是本系统的重点，
也是本章阐述的重点。
DDS
模块主要是围
绕芯片
AD9852
进行设计的，设计要求既要满足性能指标，还要求优化电路，
减
小电路面积，
否则
13
路
DDS
共同存在会使系统体积显得较大。
下面先介绍
AD9852
的基本特性。
4.2.1
AD9852
介绍
时钟模
式
参考时
钟输入
４＊－<
/p>
２０＊
参考频
率倍频
器
频
率
累
加
器
相
位
累<
/p>
加
器
１
４
位
相
位
偏
置
字
波
形
存
储
器
数字乘
法器
逆
sinc
滤
波器
上升和下降边沿乘
法器
１２位Ｄ／Ａ
模拟
信号
输出
１
２
位
幅
度
调
制
数
< br>据
４
８
位
频
率
转
换
字
ＦＳＫ／
ＢＰＳＫ
／ＨＯＬ
Ｄ更新
双向寄存器
更新信号
频率控制字，以及频率控制逻辑
１２位控制数
据
１２位Ｄ／Ａ
模拟
信号
输出
比较
器输
入
程
序寄存器
读信号
写信号
Ｉ／Ｏ端口缓冲
器
６
位
地
址<
/p>
总
线
８
位
数
据
总
线
程序更新时钟
比较
器输
出
串行／并
行选择
复位
< br>电
源
地
图
4-2 AD9852
功能结构框图
chart4-2 AD9852 function and structure
如图
4-2
所示，
AD9852
内部包括一个具有
48
位相位累加器、一个可编程时钟
倍频器、一个反
sinc
滤波器、两个
12
位
300MHz DAC
，一个高速模拟比较器以及
接口逻辑电路。其主要性能特点如下：
1.
高达
3
00MHz
的系统时钟；
2.
能输出一般调制信号，
FSK
，
BPSK
，<
/p>
PSK
，
CHIRP
，
AM
等；
3.
100MHz
< br>时具有
80dB
的信噪比；
4.
内部有
4*
到
20*
的可编程时钟倍频器；<
/p>
5.
两个<
/p>
48
位频率控制字寄存器，能够实现很高的频率分辨率。
6.
两个
14
位相位偏置寄存器，提供初始相位设置。
7.
带有
1
00MHz
的
8
位并行数据传输口或<
/p>
10MHz
的串行数据传输口。
AD9852
的芯片封装图如下：
图
4-3
AD9852
芯片封装图
chart4-3 AD9852 chip encapsulation
AD9852
有
40
个
程序寄存器，
对
AD9852
的控制就
是对这些程序寄存器写数据
实现的。
表
4-1
AD9852
并行接口寄存器功能
Table 4-1 AD9852 parallel interface
registers function
并行地址
0x00
0x01
0x02
0x03
0x04
0x05
0x06
0x07
0x08
0x09
0x0A
寄存器功能
相位寄存器
#1<13:8>(15,14
位无效<
/p>
)
相位寄存器
#1<7:0>
相位寄存器
#2<13:8>(15,14
位
无效
)
相位寄存器
#2<7:0>
频率转换字
#1<47:40>
频率转换字
#1<39:32>
频率转换字
#1<31:24>
频率转换字
#1<23:16>
频率转换字
#1<15:8>
频率转换字
#1<7:0>
频率转换字
#1<47:40>
默认值
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x0B
0x0C
0x0D
0x0E
0x0F
0x10
0x11
0x12
0x13
0x14
0x15
0x16
0x17
0x18
0x19
0x1A
0x1B
0x1C
0x1D
0x1E
0x1F
0x20
0x21
0x22
0x23
0x24
0x25
0x26
0x27
频率转换字
#1<39:32>
频率转换字
#1<31:24>
频率转换字
#1<23:16>
频率转换字
#1<15:8>
频率转换字
#1<7:0>
三角频率字
<47:40>
三角频率字
<39:32>
三角频率字
<31:24>
三角频率字
<23:16>
三角频率字
<15:8>
三角频率字
<7:0>
更新时钟计数器
<31:24>
更新时钟计数器
<23:16>
更新时钟计数器
<15:8>
更新时钟计数器
<7:0>
边沿速率
计数器
<19:16>(23,22,21,20
不起作用
)
边沿速率计数器
<15:8>
边沿速率计数器
<7:0>
节电控制
时钟倍频控制器
DDS
模式控制与累加器清零控制
<
/p>
传输模式，和
OSK
控制
输出幅度乘法器
I<11:8>(15,14,13
,12
不起作用
)
输出幅度乘法器
I<7:0>
输出幅
度乘法器
Q<11:8>(15,14,13,12
不起作用<
/p>
)
输出幅度乘法器
Q<7:0>
输出边沿变化率控制器
<7:0>
Q
DAC,Q
通道
D/A
输入
<11:8>
QDAC
，
Q
通道
D/A
输入
< br><7:0>
表
4-2
AD9852
控制寄存器功能
Table 5-2 AD9852 control registers
function
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x40
0x00
0x00
0x00
0x00
0x64
0x20
0x20
0x00
0x00
0x00
0x00
0x80
0x00
0x00
地址
７
0x1D
N
１
０
默认值
I
通道
数字
0
x00
DAC
部分
0x1E
N
PLL
范
PLL
低
倍频１
倍频
0x64
围
通
位
０位
0x1F
< br>ACC1
ACC
２
Trian<
/p>
模式位
内部
0x01
清零
清零
gle
2
更新
0x20
N
开输出
OSK
使
OSK
模
串行地
SDO
0x20
滤波
能
式
位字节
有效
优先
通过并行总线将数据写入程序寄
存器时，实际上只是暂存在
I/O
缓冲区中，
< br>只有提供更新信号，这些数据才会更新到程序寄存器。
AD9852
提供两种更新方
式，
内部更新和外部更新。
内部更新通过更新时钟计数器完成，
当计数器计自减
６
N
５
N
４
比较
器
倍频
４位
N
２
控制
DAC
倍频
倍频
３位
２位
模式
模式
位
2
位
2
N
N
３
0
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