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实验课三
组合逻辑的设计
1
、
使用互
补
CMOS
，实现逻辑表达式：
X
?
((
A
?
B
)(
C
?
D
?
E
)
?
F
)
< br>G
并要求每条上拉及下拉通路单一串联通路
(
不包含任何形式的器
件并联
)
的等效电阻与具有下述尺寸的单位反相器相同（所有管子的
沟道长度取
0.5um
）
：
NMOS
：
W/L
=1um/0.5um
；
PMOS
：
W/L=3um/0.5um
；
①
什么样的输
入组合可以使所设计的逻辑电路具有最好及最差
的上拉特性？什么样的输入组合可以使其
具有最好及最差的
下拉特性？
X
?
(
AB
?
CDE
)
F
?
G
所得电路如下：
VDD
G
A
B
F
C
D
E
OUT
F
G
A
B
E
C
D
则
具
有
最
好
< br>上
拉
特
性
组
合
为
0011110------
-
?
0000000
具
有
最
好
下
< br>拉
特
性
组
合
为
ABCDEFG
ABCDEFG
1011010-------
?
1111111
具
有
最
差
上
拉
特
性
组
合
为
ABCDEFG
1111111----
---
?
1011010
具
有
最
差
下
拉
特
性
组
< br>合
为
ABCDEFG
000
0000-------
?
0011110
②
在输出端接一个
< br>10pF
的电容，通过仿真确定最好及最差情况
下
T
PHL
及
T
PLH
，
(
仿真时可
采用
10ns
的上升
/
下降时间
)
答：仿真所得时间为：
tdelay1=
2.1641E-08
targ=
3.2662E-07
trig=
3.0498E-07
tdelay2=
1.1125E-08
targ=
8.1615E-07
trig=
8.0502E-07
tdelay3=
3.3396E-08
targ=
6.3838E-07
trig=
6.0498E-07
tdelay4=
2.4491E-08
targ=
1.2951E-07
trig=
1.0502E-07
即最好上拉为：
2.1641E-08 s
最好下拉为：
1.1125E-08 s
最差上拉为：
3.3396E-08 s
最差下拉为：
2.4491E-08 s
仿真波形如下：
附：源代码如下：
.TITLE
1.2UM CMOS combinational logic
.options
probe
.options tnom=25
.options ingold=2 limpts=30000
method=gear
.options lvltim=2 imax=20
gmindc=1.0e-12
.protect
.lib'F:SPICEcmos25_' TT
.vec
'F:SPICEno '
.unprotect
.global vdd
MpG 1 G VDD
VDD PMOS W=6u L=0.5u
MpF OUT F 1 1 PMOS W=6u L=0.5u
MpA 2 A 1 1 PMOS W=12u
L=0.5u
MpB 2 B 1 1 PMOS
W=12u L=0.5u
MpC OUT C 2 2
PMOS W=12u L=0.5u
MpD OUT D 2 2
PMOS W=12u L=0.5u
MpE OUT E 2 2
PMOS W=12u L=0.5u
MnF OUT F 3 3
NMOS W=2U L=0.5U
MnG OUT G 0 0
NMOS W=1U L=0.5U
MnC 3 C 4 4
NMOS W=6U L=0.5U
MnD 4 D 5 5
NMOS W=6U L=0.5U
MnE 5 E 0 0
NMOS W=6U L=0.5U
MnA 3 A 6 6
NMOS W=4U L=0.5U
MnB 6 B 0 0
NMOS W=4U L=0.5U
CL OUT
0
10PF
VVDD
VDD 0 2.5V
.TRAN 1N
1U
.measure tran tdelay1 trig v(E)
val=1.255 FALL=1
+
targ
v(out) val=1.255 RISE=1
.measure tran
tdelay2 trig v(E) val=1.255 RISE=3
+
targ v(out) val=1.255 FALL=3
.measure tran tdelay3 trig v(E)
val=1.255 FALL=2
+
targ
v(out) val=1.255 RISE=2
.measure tran tdelay4 trig v(E)
val=1.255 RISE=1
+
targ
v(out) val=1.255 FALL=1
.op
.PRINT V(OUT)
.PRINT V(E)
.end
文件如下：
radix 1111 111
io
iiii iii
vname A B C D E F G
tunit us
trise 0.01
tfall 0.01
vih 2.5
vil 0.0
vol
0.25
voh 2.25
0 0000000
0.1 0011110
0.3 0000000
0.5 1111111
0.6 1011010
0.8
1111111
0.9 0000000
2
、
考虑下面的逻辑电路：
VDD
B
D
C
A
Y
B
C
D
A
解决下面的问题：
①
写出这个
CMOS
逻辑门的逻辑表达式，
标记出每一个晶体管的尺
寸，使此逻辑门单一通路的上拉下拉通路的等效电阻与具有下
列尺寸的
反相器相同：
NMOS
：
W/L=1um/0.25um
；
PMOS
：
W/L=2um/0.25um<
/p>
；
逻辑表达式为：
Y
?
(
A
?
B
)
CD
晶体管的尺寸如下：
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