-
layout
布局经验
准备工作
:
（
1
）查看捕捉点设置是否正确
.08
工艺为
0.1,06
工艺为
0.05,
05
工艺为
0.025.
补充：此条似乎是根据具体工艺确定的，并不绝对，大家可以根据自己的工艺和
< br>Pcell
具体
确认，应该让你确定的格点最好和
Pcell
中使用的一致。
（
2
）
Cell
名称不能以数字开头
.
否则无法做
DRACULA
检查
< br>.
（
3
）
布局前考虑好出
PIN
的方向和位置。
补充：
大家在初步确认
pad
的位置之后，
最好先出一个
pad
坐标给封装厂仿真一下，
免得最
后不行返工。
（
4
）
布局前分析
电路，完成同一功能的
MOS
管画在一起
（
5
）
对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。
补充：
如若无法办到，
至少
需要匹配的栅走向一定要一致，
一个
cell
< br>中的栅走向要尽量一致。
半导
体
技
（
6
）<
/p>
对
pin
分类
,vdd,vddx
注意不要混淆
,<
/p>
不同电位
(
衬底接不同电压
)
的
n
井分开
.
混合信号的
电路尤其注意这点。
< br>
补充：
电路设计对于管子最好用四端器件，
某些类型的电阻用三端器件，
这样可以通过验证
来
区分不同的
vdd
和
gnd
（
7
）在正
确的路径下
(
一般是进到
~/opus
)
打开
icfb.
（
8
）
更改
< br>cell
时查看路径
,
一定要在
正确的
library
下更改
,
以防
copy
过来的
cell
是在其他的
library
下
,
被改错。
补充：最好每个
library
独立，虽然浪费点空间，但是不
宜出错
（
9
）
将不同电位的
N
井找出来
< br>.
补充：虽然可以通过验证区分，但是先找出来，可
以避免最后验证时不好改版图。
布局时注意
:
（
10
）
更改原理图后一定记得<
/p>
check and save
。
（
11
）
<
/p>
完成每个
cell
后要归原点
补充：
原点可以与物理图层相交或者相切，
即从原点的
x
和
y
轴两条线看过去，
线上都要有
图形。如
果不这样的话，可能导致最后的整体版图时期间边框冲出芯片的尺寸范围，
会给跟
mask
厂的沟通带来麻烦。
（
12
）<
/p>
DEVICE
的个数是否和原理图一至
(
有并联的管子时注意
)
；各
DEVICE
的尺寸是否和
原理图一至。
一般在拿到原理图之后，
会对布局有大概的规划，
先画
DEVICE
，
(DIVECE
之间不必用最小间距
,
根据经验考虑连
线空间留出空隙
)
再连线。画
DEVI
CE
后从
EXTRACTED
中看参数
检验对错。对每个
device
器件的各端从什么方向
,
什么位置与
其他物体连线
必须先有考虑
(
与经验及
floorplan
的水平有关
).
（
13<
/p>
）
如果一个
cell
调用其它
cell
，
被调用的
cell
的
vssx,vddx,vssb
,vddb
如果没有和外层
cell
连
起来，要打上
PIN,
否则通不过
di
va
检查
.
尽量在布局低层
cell
时就连起来。
补充：没太看懂，是不是各个工具不一样？
（
14
）<
/p>
尽量用最上层金属接出
PIN
。
补充：干扰最小，电阻最小，同样宽度过电流能力最强
（
15
）<
/p>
接出去的线拉到
cell
边缘
,
布局时记得留出走线空间
.
（
16<
/p>
）
金属连线不宜过长；
补充：电阻、电容
PCM
上都会有，大家自行估算。<
/p>
（
17
）
电容一般最后画，在空档处拼凑。
补充：
并不是所有电容都可以拼凑，
请先和
电路设计工程师确认，
把要求不太高的留在最后。
（
18
）<
/p>
小尺寸的
mos
管孔可以少打一点
.
（
19
）
LABEL
标识
元件时不要用
y0
层，
mapfile
不认。
补充：根具体工艺文件有关？
半导<
/p>
体
技术
天地
8Y
J4P
+
Z(
P
（
20
）
管子的沟道上尽量不要走线
;M2
的影
响比
M1
小
.
补充：如果不可避免，尽量让匹配的管子上走线一致。
（
21
）
<
/p>
电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并
联
.
补充：
一般工艺
会要求电容尺寸在某个范围之内，
或者给出的容值为特定尺寸测得，
请大家
注意遵循，单根电阻的方块值经验值是在
5~10<
/p>
个方块。
（
22
）
多晶硅栅不能两端都打孔连接金
属。
补充：作连线的话要会引入多晶硅的电阻。
（
23
）<
/p>
栅上的孔最好打在栅的中间位置
.
<
/p>
（
24
）
U
形的
mos
管用整片方形的栅覆盖
diff
层
,
不要用<
/p>
layer generation
的方法生成
< br>U
形栅
.
（
25
）<
/p>
一般打孔最少打两个
补充：如果你的<
/p>
foundry
同时提供
APR
的
std
cell
，
你就尽情地用一个孔好啦，因为数字的
APR
里面都是用一个孔
连的：
）现在孔的可靠性大大的提高了。不过能打下的最好打
上
大于一个，就当是养成一个好习惯啦。
（
26
）
C
ontact
面积允许的情况下
,
能打
越多越好
,
尤其是
input/out
put
部分
,
因为电流较大
.
但如
果
contact
阻值远大于
diffusion
则不适
用
.
传导线越宽越好
,
因为可以减少电阻值
,
但也增
加了电容值
.
补充：寄生电阻和寄生电容大家自行取舍。
（
27
）薄
氧化层是否有对应的植入层
补充：？？
（
28
）
金属连接孔可以嵌在
diffusion
的孔中间
.
补充：现在一般的工艺都是可以重叠的，遵守设计规则就好。
（
29
）<
/p>
两段金属连接处重叠的地方注意金属线最小宽度
补充：
DRC
会查的。
（
30
）
连线接头处一定要重叠，画的时候将该区域放大可避
免此错误。
补充：
DRC
会查的。
LVS
会查的。
（
31
）<
/p>
摆放各个小
CELL
时注意不要挤得太近
，
没有留出走线空间。
最后线只能从
D
EVICE
上跨过去。
补充：走线空间一定要预留够。
<
/p>
（
32
）
y0<
/p>
层只是用来做检查或标志用
,
不用于光刻
制造
.
补充：那些层要制版会有文档说明的。
（
33
）<
/p>
芯片内部的电源线
/
地线和
ESD
上的电源线
/
地线分
开接
;
数模信号的电源线
/
地线分开。
补充：如果在只有一组
pad
，那么也要从
pad
就把线分开，切记
（
34
）<
/p>
Pad
的
pass
窗口的尺寸画成整数
90um.
补充：请根据具体的
foundry
和
package
的规则确定。
（
35
）连接
Es
d
电路的线不能断，如果改变走向不要换金属层。
补充：要是不得不换，就多打些孔。
（
36
）
Es
d
电路中无
VDDX,VSSX,
是<
/p>
VDDB,VSSB.
补充：又到具体的设计啦。
（
37
）
PAD
和
ESD
最好使用
M1
连接，
宽度不小于
20um;
使用
M2
连接时
,
pad
上不用打
VIA
孔
,
在
ESD
电路上打。
（
38
）
PAD
与芯片内
部
cell
的连线要从
ESD
电路上接过去。
补充：以上两条一般按照
guideline
来做。
（
39
）<
/p>
Esd
电路的
SOURCE
放两边，
DRAIN
放中间。
补充：这个适用于绝大多数条件，但不是绝对的，个人以为正确的说法应该是把要做
ESD
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