DDR内存布线指导(Micron观点)

端接技术

串行端接， 主要应用在负载

DDR

器件不大于

4< /p>

个的情况下。

对于双向

I/O

信号来说，例如

DQ

， 串行端接电阻

Rs

放置在走线的中间，用来抑制振铃，过冲和下 冲。

对于单向的信号来说，例如地址线，控制线，串行端接电 阻放置在走线中间或者是信号的发送端，推荐

放置在信号的发送端。

说明：

DDR

的

CK

与

CK#

是差分信号，要用差分端接技术。

并 行端接，主要应用在负载

SDRAM

器件大于

< br>4

个，走线长度

>2inch

， 或者通过仿真验证需要并行端接的

情况下。

< br>并行端接电阻

Rt

取值大约为

2 Rs

，

Rs

的取值范围是

10~33ohm

，故

Rt

的取值范围为

22~66ohm

。

如果有必要的话，

所有

DDR

的数据，地址，命令，控制线都是

SSTL_ 2

接口，

要使用

single- ended Parallel

Termination

，如 上图。

CKE

也可以使用这种端接。

导线宽度和间距：

导线间距和导线宽 度

S1

，

S2

，

S3

的定义如下：

S1

表示同一信号组内两相邻导线之间的间距

?

S2

表示 不同信号组之间两相邻导线之间的间距

?

S3

表示导线的宽度

?

导线宽度选择为：

Recommended

S3

for functional signal sets:

DQ lines =4 mil minimum, 6 mil nominal

DQS lines =4 mil minimum, 6 mil nominal

Address lines =4 mil minimum, 6 mil nominal

Command/control lines = 4 mil minimum, 6 mil nominal

Clock lines = 4 mil minimum, 6-10 mil nominal

导线间距选择：

Signal Set

Signal

Spacing

Min

Nom

Type

Data/Data strobe

DQ to DQ

DQ to DQS

DQS in byte #1 to DQS in byte lane #2

DQ and DM

Address

Command/Control

Clock

Adjacent address lines

Address lines

CAS#,RAS#,WE#,CS#,CKE

CK# to CK

CK#(or CK in group of two)to DQS line

S1

S2

S1

S2

S1

S2

S1

S1

S2

8

8

—

8

6

6

6

4

—

8

12

12

—

12

12

12

15

—

—

12

—

—

—

—

—

—

—

6

—

—

mil

mil

mil

mil

mil

mil

mil

mil

mil

mil

1

2

Max

Unit

Notes

Differential

pair

(CK,CK#)

to

any

other

signal

S2

几点说明：

1

、

DQS

一般布线的位置是数据信号组内同一信号组中

DQ

走线的中间，

因此

DQS

与

DQS

之间的间距一般

不提；

2

、

DQS

与时钟信号线不相邻；