-
AD
用了有
1
年多了,
在使用的过程中积累了一些小技巧,和大家分享一下,算是抛砖
引玉吧。
当然以下都是我给人的做法,
大家有什么比较好的建议可以一起讨论。
+
C9
J-
P
c:
q# s
Mechanical
layer
的分配:
6 G9 u& R$$ A4 X9 X!
M0 D9 t
mechanical 1
一般都给
f
ootprint
用,
PCB
里面一般
不用。
: U$$ x4 O( }8 z q6 }
mechanical 2<
/p>
用做
fab
层,主要是
< br>PCB
外形尺寸,结构件相对坐标以及
FabNote.
尺
寸相关的信息在
place-dim
ension
里面都有。
FabNote
自己先做好零件,记住零件选用
mechanical
type
,要不然
update PCB
在
ECO
里面每次都要操作。
mechanical 3<
/p>
用做
panel
层,主要做连扳用,加个
PanelNote
,也是自己先做好,
mechanical type.
mechanical layer pair
基本定义在中间
几层,
但是没用过。
3D
是我用
AD
的一块短板。
Polygon
的管理
做的数模混合比较多,公司一般都要求敷铜,每一层都要,
射频和数字还要分开铺。
加上一些
routing layer
上的小电源,
PCB
上的
polygon
还挺多,一般的命名规则是
Net_
Layer_Use.
比如
GND_Top_DIGPLANE. top
层部分
GND
敷铜。如果
polygon
的确
很多,可以再加上一个参数,比如
in1
层
3.3V
既给
AD
供电又给
CPU
< br>供电,可以再加
上后缀
_AD/_CPU
。当然这个完全根据给人喜好。
6 d1 K2 }2 |8 A( g!
R0 v! ~2 a
这样做的好处主要是在
polygon manager
里面只要看名字就知道是哪一块
sharp
。
在
设置
polygon
的
repour
顺序的时候也颇为方便。此处提一个问题。每次敷铜完毕以后处
理碎铜是一件很痛苦的事情,时间不赶还好,赶了就痛苦了,大家有没有什么比较好的<
/p>
处理方法。
8 m' O& i; % ]% x% r$$
q
还有一个比较深入的问题,敷铜到底是否有必要。(肯定是有必要的
@
< br>~
@
),对
于回流和屏蔽以及串
扰肯定是有好处的。
但是这只是一个连定性都算不上的结论。
大
家
有没有做过相关的仿真或者在实际案例中有通过敷铜解决过问题的经验,可以分享一<
/p>
下。
2 h6 M9 d& o/ s
g0 C( x
Rule
的设置
4 G! i+ ^+
j: I! B
Electronic
:
; @6
S) A3 q+ l; L
Clearance(Not clearence@~@).
关于
clearance
一直想整个规范出来,但是一直都没有
时间弄。下面只是一些我常用的
rule
,并不成系统,大家可以酌情参考。
All2All:
通用间距规则
,
6mil
,
& h! h& I*
g( n/ M
Via2Pad: Via to
Pad
的
spacing.
5mil
,
4 n0 p+ o4
V
Busname2Busname: bus
线之间的
spacing
要求,
如果
bus
比较多,
则这一块需要设置
比较多的
rule
,
当然我现在画的<
/p>
PCB bus
线很少很少,
可以算是没
有的,
顶多就是个
CLK
,
有
SDRAM
但是很少有设置
rule
,
因为感觉
datash
eet
里面都是一笔带过,
自己也没必要
较真。用的比较多的是
SDRAM
整个作为一个
bus@
~
@
,
CLK
,等一些要求特殊处理
的
< br>critical trace
。
datasheet<
/p>
上有写就按照
datasheet
,没写
就
2W
。
DGND2All:
数字部分敷铜
2All
的
spacing
,一般为
12mil
。
RFGND2All:
射频部分敷铜
2All
的
spacing
,一般为<
/p>
20mil
,这里选
20mil
的主要原
因是敷铜对
trace
的阻抗是有影响的。有用
SI9000
做过实验,
p>
GND
的
spacing
< br>在
25mil
之后基本上对
mi
crostript/stripline
的阻抗没有影响了,
变化大约
1 Ohm
左右。
GND
trace
width
也会有影响,但是影响不大。所以
p>
spacing
为
20mil
,其实还是有影响的,但是有
时候做
25+
又的确铺不了多少,所以选了
20mil
。
p>
; x# I' }# ^, w: ^3 a- d
Fiducial: PCB
上光学定位点
2All
的距离,
fiducial
mark
我用的规格是
1mm
top
,
3mm
soldermas
k
,所以要设置为
1mm
,开始我设置
6
个
Fidu
的
netname
都为
fidu
,然后设
fidu2All
的
spacing
为
39.37mil
< br>,
但是这样的后果是每次
fidu
都有
5
个
unrouted net
的
DRC
。
后
来想了个办法,
每个
fidu
都设不同
的
netname
,
将所有的
fidu net name
设一个
net
class,
再设置
netclass2All,
问题解决
@
~
@
。
* @! s# m- Z
Room_Region:
Room
的设置
. BGA
或
0.5
的
QFN
上肯定
会有
trace
无法满足
all2al
l
的要求,这样就要求添加
room
。
关于
room
在
constraint
中的应用,也看过坛子里很多
DX
有关
于这个问题的讲解,我说说我对
room
的理解。
room
的作用有
2
:
1
p>
,
将所有
room
里面包含的
object
作为一个
gr
oup
做整体操作。
2
,
单纯的作为一个
constraint area.
以上
2
个作用是相互独立的。很多关于
room
的资料上
都将这
2
个作用联系在一起,
个人觉得其实没有必要,
因
为大家用的最多的还是功能
2.
首先
place a rectangular room.
设置
room
的主要参数。
room name,
自己认识就好。
Full
Query
:
这个主要是设置
group
里面包含的
component
p>
。
每次我都
All
。
这样
room
就不关
联任何
component
已测。设置
room
的
layer
,目前
还是不懂,即使我设的是
top layer
,
roon
在每层都生效。但是我依旧设置
top
layer.
然后就是
keep objects insid
e
,这个没有试
过作用
@
~
@
。这样就可以针对
ro
om
在
rule
system
设置了哈哈。
DR,
withinroom('').
Clearance rule
应该还是有的,暂时只能记得这
么多了。大家有什么比较好的
rule
system
也可一起分享讨论,也欢迎大家就我现在的这个做一些优化。
@
~
@
Unrouted net
:
这个平时
都不用的,
但是突然有疑问,
能不能设置可以不用连接的
net
能,貌似不行,恳求
rule
达人释疑。主要问题是不知道如何更改
constraint
里面的内容
@
~
@
,就跟那个
unconnect pin
一样
,
constraint
里面没内容我们就没辙了:(
(
_1
L*
r%
M7
q7 e( c
Routing:
发现均为无价值
rule
。
AD
里面
line width
并
不会让你拉出
set
的
line
width,
只
会在你的
line
width
不是设置值时提醒你错误,这个在高速主板应该用比较多,咱都小
板一块,用不着这活
@
~
@
SMT
< br>:出
pin
的时候保证无锐角,但是貌似实际
lay
线中只能注意,并不能完全保证
不违反
p>
rule
,没用过,下次有机会试试,有用过的分享下感受哦
@
~
@
Mask
:主要用途就是设置塞孔
了,可以将
SolderMask Expansion
设置为
via
的半径,
这样
< br>via
上就不会有
soldermask
了。记住在
via
里面勾选
F
orce Complete tenting on
top/bottom
) t$$ s- O. U%
?
Plane:
这个用的会比较多,
, |4
F
power
plane connect style
里面一般会设置
3<
/p>
个
rule
,一个是
via
的
connect
style
,用
direct connect
;一个是
pad
的
conne
ct style
,用
thermal relief con
nect
。至于
flash
的规格,<
/p>
可以参考
IPC
SPEC
,当然大家也可以分享下自己在设置
flash SP
EC
的心得,毕竟很多
IPC
都是多少
年前的老黄历了
@
~
@
。最后一个是专门针对
screw
hole
设置
direct
connect
。
6 t3 t/
H) t( ` c
p>
在此提一个问题,
一般大家在设置
Powe
r Plane Clearance
一般会设置多少呢,
一直
在
困惑这个问题,是不是在工艺可以承受的范围以内设置越小越好呢。
< br>
Polygon
Connect Style
:
以前我都是设置的
direct connect
,
但是后来发现即使
在
plane
为
thermal
relief connect
,
零件还是比较难撼,
但是若将设置为
thermal
relief
,
top&bottom
真的是惨不忍睹,想请教下大家是怎么做的。
2
G
Testpoint
:以前都是要求加到
99%
,呵呵,现在没这个要求了,所以一直也没琢磨。
TP rule
应该也就是
TP2TP
的
c
learance
了,一般设为
50mil
,最好为
75mil
,最小不可低
于
1mm
。要不然治具没法做了
@
p>
~
@
4 H) D- Z) e/
Y
Manufacturing :
这个没用过,也就在最后出
g
erber
的时候做
checklist
的时候会用一下
net antenna
。感觉
AD
里面关于
component
< br>的
rule
都很不实用,除非班子大,零件很稀
疏。
要不然一个零件的文字都会有
CC
的错误,
还得边
placement
边调文字,
违背了
layout