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五分钟让你看懂
FinFET
打开这一年来半导体最热门的新闻，大概就属
FinFET
了，例如：
iPhone
6s
内新一代
A9
应用处理
器采用新电晶体架构很可能为鳍式电晶体（
FinFET
），代
表
FinFET
开始全面攻占手机处理
器、
三星与台积电较劲，
将
10
纳米
FinFET
正
式纳入开发蓝图、联电携
ARM
，完成
14
纳米
FinFET
制程测试。到底
什么是
FinFET
？它的作用是什么？为什么让这么多国际大
厂趋之若骛呢？
什么是
FET
？
FET
的全名是“场效电晶体（
Field Effect Transistor
，
FET
）”，先从大
家较耳熟能详的“
MOS
”来说明。
MOS
的全名是“金属－氧化物－半导体场效电
晶体（
Metal Oxide Semiconductor Field Effect Tra
nsistor
，
MOSFET
）”，
构造如图一所示，左边灰色的区域（矽）叫做“源极（
Sour
ce
）”，右边灰色的
区域（矽）叫做“汲极（
Drain
）”，中间有块金属（绿色）突出来叫做“闸极
（
Gate
）”，闸极下方有一层厚度很薄的氧化物（黄色
），因为中间由上而下依
序为金属（
Metal
）、氧化物（
Oxide
）、半导体（
Semiconductor
），因此称为
“
MOS
”。
MOSFET
的工作原理与用途
MOSFET
的工作原理很简单，电子由左边的源极流入，经过闸极
下方的电子
通道，
由右边的汲极流出，
中间的闸极则可以决定是否让电子由下方通过，
有点
像是水龙头
的开关一样，因此称为“闸”；电子是由源极流入，也就是电子的来
源，因此称为“源”
；电子是由汲极流出，看看说文解字里的介绍：汲者，引水
于井也，也就是由这里取出电
子，因此称为“汲”。
当闸极不加电压，电子无法导通，代表这个位是
0
，如图一（
a
）所示；当
闸极加正电压，电子可以导通，代表这个位是
1
，如图一（<
/p>
b
）所示。
M
OSFET
是目前半导体产业最常使用的一种场效电晶体（
FE
T
），科学家将它
制作在矽晶圆上，
是
数码讯号的最小单位，
一个
MOSFET
代表一个
0
或一个
1
，
就是电脑里的一个“位（
bit
）”。电脑是以
0
与
1
两种数码讯号
来运算；我
们可以想像在矽芯片上有数十亿个
MOSFET
，就代表数十亿个
0
与
1
，再用金属
导线将这数十亿个
MOSFET
的源极、
汲极、
闸极链接起来，
电子讯号在这数十亿
个
0
与
1
之间流
通就可以交互运算，最后得到使用者想要的加、减、乘、除运
算结果，这就是电脑的基本
工作原理。晶圆厂像台积电、联电，就是在矽晶圆上
制作数十亿个
MOSFET
的工厂。
闸极长度：半导体制程进步的关键
在
MOSFET
中，“闸极长度（
Gate
length
）”大约
10
纳米，
是所有构造
中最细小也最难制作的，
因此我们常常以闸极长度来
代表半导体制程的进步程度，
这就是所谓的
“制程线宽”
。
闸极长度会随制程技术的进步而变小，
从早
期的
0.18
微米、
0.13
微米，进步到
90
纳米、
65
纳米、
45
纳米、
22
纳米，到目前最新
制程
10
纳米。
当闸极长度愈小，
则整个
MOSFET
就愈小，
而同样含有数十亿个
MOSFET
的芯片就愈小，封装以后的集成电路就愈小，最
后做出来的手机就愈小
啰！。
10
纳米到底有多小呢？细菌大约
1
微米，病毒大约
100
纳米，换句
话
说，
人类现在的制程技术可以制作出只有病毒
1/10
（
10
纳米）<
/p>
的结构，
厉害吧！
注：
制程线宽其实就是闸极长度，
只是图一看起来
10
纳米的闸极长度反而
比较短，因此有人
惯把它叫做“线宽”。
FinFET
将半导体制程带入新境界
MOSFET
的结构自发明以来，到现在已使用超过
40
年，当闸极长度缩小到
20
纳米以下的时候，遇到了许多问题，其中最麻烦的是当闸
极长度愈小，源极
和汲极的距离就愈近，
闸极下方的氧化物也愈
薄，
电子有可能偷偷溜过去产生
“漏
电
（
Leakage
）”；另外一个更麻烦的问题，原本电子是否
能由源极流到汲极是
由闸极电压来控制的，
但是闸极长度愈小，
则闸极与通道之间的接触面积
（图一
红
色虚线区域）
愈小，
也就是闸极对通道的影响力愈小，
要如何才能保持闸极对
通道的影响力（接触面积）呢？
< br>
因此美国加州大学伯克莱分校胡正明、
Tsu-Jae
King-Liu
、
Jeffrey
Bokor
等
三位教授发明了
“鳍式场效电晶体
（
Fin
Field
Effect
Tran
sistor
，
FinFET
）
”
，
把原本
2D
构造的
MOSFET
改为
3D
的
FinFET
，如图二所示，因为构造很像鱼
鳍，因此称为“鳍
式（
Fin
）”。
由图中可以看出原本的源极和汲极拉高变成立体板状结构，<
/p>
让源极和汲极之
间的通道变成板状，
则闸
极与通道之间的接触面积变大了
（图二黄色的氧化物与
下方接触
的区域明显比图一红色虚线区域还大）
，
这样一来即使闸极长度
缩小到
20
纳米以下，
仍然保留很大的接触面积，
可以控制电子是否能由源极流到汲极，
因此可以更妥善的控制电流，
同时降低漏电和动态功率耗损，
所谓动态功率耗损
就是这个
FinFET
由状态
0
变
1
或由
1
变
0
时所消耗的电能，
降低漏电和动
态功率耗损就是可以更省电的意思啰！
< br>
掌握
FinFET
技术，就是掌握市场竞争力
简而言之
，
鳍式场效电晶体是闸极长度缩小到
20
< br>纳米以下的关键，
拥有这
个技术的制程与专利，
才能确保未来在半导体市场上的竞争力，
这也是让许多国
际大厂趋之若骛的主因。
值得一提的是，
这个技术的发
明人胡正明教授，
就是梁
孟松的博士论文指导教授，
换句话说，
梁孟松是这个技术的核心人物之一，
台
积
电没有重用梁孟松继续研发这个技术，致使他跳糟到三星电子，让三星电子的
FinFET
制程技术在短短数年间突飞猛
进甚至超越台积电，这才是未来台湾半导
体晶圆代工产业最大的危机，
< br>虽然台积电控告梁孟松侵权与违反竞业禁止条款获
得胜诉，
但是内行人都知道这是赢了面子输了里子，
科技公司的人事安排、
升迁、
管理如何才能留住人才，值得国内相关的科技厂商做为借镜。
北京时间
3
月
28
日上午消息，美国麻省理工学院（
MIT
）和芝加哥大学的研
究人员开发了一种新技术，可以让芯片按照预定的
设计和结构自行组装。
这项技术有望进一步推进有着
50
年历史的“摩尔定律”，从而继续压缩计算设
备的成本。
该研究项目的重点是在芯片上自行组装线路，
而这
恰恰是芯片制造行
业最大的挑战之一。
有了这种技术，就不必像现有的方式那样在硅片上蚀刻细微特征，而是可以
利用名为嵌
段共聚物（
block copolymer
）的材料进行扩张
，并自行组装成预定
的设计和结构。
MIT
化学工程系教授卡伦·格里森（
Karen Gleason
）表示，这
种自组装技术需要向现有的芯片生产技术中增加一个步骤。
现在的生产技术要利用长波光在硅晶圆上烧制出电路形态。
< br>目前的芯片需要
采用
10
纳米工
艺，但很难使用同样的波长填满更小的晶体管。
EUV
光刻技术
有
望降低波长，
在芯片上蚀刻出更细微的特征。
这种技术有望实现
7
纳米工艺，
但
即便已经投资了数十亿美元研发资金，这种技术依然很难部署。
MIT
认为，他们的新技术很容易融入现有生产技术，无
需增加太多复杂性。
该技术可以应用于
7
纳米生产工艺，有关这项技术的论文已于本周发表在
《
Nat
ure Nanotechnology
》期刊上。
7
纳米制程节点将是半导体厂推进摩尔定律（Moore’s
Law）的下一重要关
卡。
半导体进入
7
纳米节点后，
前段与后段制程皆将面临更严峻的挑战，
半导体
厂已加紧研发新的元件设计架构，
以及
金属导线等材料，
期兼顾尺寸、
功耗及运
算效能表现。
台积电预告
2017
年第二季
10
纳米芯片将会量产，
7
纳米制程的
量产时间点
则将落在
2018
年上半。
反观英特尔（
Intel
），其
10<
/p>
纳米制程量产时间确定将
延后到
2017
下半年。但英特尔高层强调，
7
纳米制
程才是决胜关键，因为
7
纳
米的制程技
术与材料将会有重大改变。
比较双方未来的制程蓝图时间表，台积电几乎确认将于
10
纳米制程节点时
超越英特尔。但英特尔财务长
S
tacy
Smith
在
2016
年
Morgan
Stanley
技术会议
上强调，
7
纳
米制程才是彼此决胜的关键点，并强调
7
纳米的制程技术与材料
与
过去相比，将会有重大突破。
过去，在
90
纳米制程开发时，就有不少声音传出半导体制程发展将碰触到
物理极限，难以继续发展
下去，如今也已顺利地走到
10
纳米，更甚至到
7
或是
5
纳米制程节点，以过
去的我们而言的确是难以想像。
英特尔在技术会议上的这一番谈话，引起我们对未来科技无限想像的空间，
到底英特尔将会引进什么样的革新技术？以及未来在制程发展上可能会遭遇到
什么样的挑战？本文将会试着从半导体制程的前段（元件部分）、后段（金属导
线）
以及市场规模等因素来探讨先进制程未来可能面临的挑战，
以及对应
的解决
办法。
闸极设计走向全包覆结构
半导体前段
制程的挑战，不外乎是不断微缩闸极线宽，在固定的单位面积之
下增加晶体管数目。不过
，随着闸极线宽缩小，氧化层厚度跟着缩减，导致绝缘
效果降低，使得漏电流成为令业界
困扰不已的副作用。半导体制造业者在
28
纳
< br>米制程节点导入的高介电常数金属闸极（
High-k Metal Gate<
/p>
，
HKMG
），即是利
< br>用高介电常数材料来增加电容值，以达到降低漏电流的目的。其关系函式如下：
根据这样的理论，增加绝缘层的表面积亦是一种改善漏电流现
象的方法。鳍
式场效晶体管（
Fin Field
Effect Transistor
，
FinFET
）即是藉由增加绝缘层
的表面积来增加电容值，降低漏电流以达到降低功
耗的目的，如图
1
所示。
图
1
传统平
面式（左）与鳍式场效晶体管（右）图片来源：
IDF
，
Intel
Development Forum
< br>（
2011
）
鳍式场效晶体管为三面控制，在
5
或是
3
纳米制程中，为了再增加绝缘层面
积，全包复式闸极
（
Gate
All
Around<
/p>
，
GAA
）将亦是发展的选项之一。但结
构体
越复杂，将会增加蚀刻、化学机械研磨与原子层沉积等制程的难度，缺陷检测
（
Defect Inspection
）亦
会面临到挑战，能否符合量产的条件与利益将会是未
来发展的目标
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