第4节 Xilinx公司原语的使用方法1

第

4

节

Xilinx

公司原语的使用方法

1

Xilinx

原语

3.4 Xilinx

公司原语的使用方法

原 语，

其英文名字为

Primitive

，

是

Xilinx

针对其器件特征开发 的一系列常用模块的名字，

用户可以将其看成

Xilinx

公司为用户提供的库函数，类似于

C++

中 的

“cout”

等关键字，

是芯片中的 基本元件，

代表

FPGA

中实际拥有的 硬件逻辑单元，

如

LUT

，

触发器，

RAM

等，相 当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都

转译为目标 器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使

用，是最直接的 代码输入方式，其和

HDL

语言的关系，类似于汇编语言和

C

语言的关

系。

Xilinx

公司提供的原语，涵盖了

FPGA

开发的常用领域，但只有 相应配置的硬件才能执

行相应的原语，并不是所有的原语都可以在任何一款芯片上运行。 在

Verilog

中使用原

语非常简单 ，将其作为模块名直接例化即可。本节以

Virtex-4

平台 介绍各类原语，因

为该系列的原语类型是最全面的。其它系列芯片原语的使用方法是类似 的。

X ilinx

公司的原语按照功能分为

10

类，包括：

计算组件、

I/O

端口组 件、寄存器和锁存

器、

时钟组件、

处理 器组件、

移位寄存器、

配置和检测组件、

RAM/ROM

组件、

Slice/CLB

< br>组件以及

G

比特收发器组件。下面分别对其进行详细介绍 。

3.4.1

计算组件

计算组件值得就是

DSP48

核，也有人将其称为硬件乘法器，功能描述如表

3-6

所示。

表

3-6

计算组件清单

DSP48

其结构为一个

18*18

比特的有符号乘法器，

且在后面还级联了一个带有可配置

流水线的

3

输入加法器

DSP48

< br>核由一个

18

比特的乘法后面级联一个

< br>48

比特的加法器，乘法器和加法器的应

用位宽分别可以 在

18

、

48

比特内任意调整。其在乘加模块中有广泛应用，特别是各类

滤波器系统中，不仅可以提高 系统稳定性，还能够节省逻辑资源且工作在高速模式下。

其在

V erilog

中的例化模版为：

module fpga_v4_dsp48(

BCOUT, P, PCOUT, A, B, BCIN, C, CARRYIN,CARRYINSEL, CEA, CEB,

CEC, CECARRYIN, CECINSUB, CECTRL, CEM, CEP, CLK, OPMODE,

PCIN, RSTA, RSTB, RSTC, RSTCARRYIN, RSTM, RSTP, SUBTRACT);

output [17:0]BCOUT;

output [47:0] P, PCOUT; //

input [17:0] A, B; //

input [47:0] C, PCIN;

input [1:0] CARRYINSEL;

input [6:0] OPMODE;

input BCIN, CARRYIN,CEA,CEB, CEC,CECARRYIN,CECINSUB,CECTRL,CEM,

CEP,CLK, RSTA, RSTB,RSTC,RSTCARRYIN,RSTM,RSTP,SUBTRACT;

//

对

DSP48

原语的功 能进行配置。

DSP48 #(

.AREG(1), // Number of pipeline registers on the A input, 0, 1 or 2

.BREG(1), // Number of pipeline registers on the B input, 0, 1 or 2

.B_INPUT(

// B input DIRECT from fabric or CASCADE from another DSP48

.CARRYINREG(1),

// Number of pipeline registers for the CARRYIN input, 0 or 1

.CARRYINSELREG(1),

// Number of pipeline registers for the CARRYINSEL, 0 or 1

.CREG(1), // Number of pipeline registers on the C input, 0 or 1

.LEGACY_MODE(

// Backward compatibility, NONE, MULT18X18 or MULT18X18S

.MREG(1), // Number of multiplier pipeline registers, 0 or 1

.OPMODEREG(1), // Number of pipeline regsiters on OPMODE input, 0

or 1

.PREG(1), // Number of pipeline registers on the P output, 0 or 1

.SUBTRACTREG(1)

// Number of pipeline registers on the SUBTRACT input, 0 or 1

) fpga_v4_dsp48 (

.BCOUT(BCOUT), // 18-bit B cascade output

.P(P), // 48-bit product output

.PCOUT(PCOUT), // 48-bit cascade output

.A(A), // 18-bit A data input

.B(B), // 18-bit B data input

.BCIN(BCIN), // 18-bit B cascade input

.C(C), // 48-bit cascade input

.CARRYIN(CARRYIN), // Carry input signal

.CARRYINSEL(CARRYINSEL), // 2-bit carry input select

.CEA(CEA), // A data clock enable input

.CEB(CEB), // B data clock enable input

.CEC(CEC), // C data clock enable input

.CECARRYIN(CECARRYIN), // CARRYIN clock enable input

.CECINSUB(CECINSUB), // CINSUB clock enable input

.CECTRL(CECTRL), // Clock Enable input for CTRL regsiters

.CEM(CEM), // Clock Enable input for multiplier regsiters

.CEP(CEP), // Clock Enable input for P regsiters

.CLK(CLK), // Clock input

.OPMODE(OPMODE), // 7-bit operation mode input

.PCIN(PCIN), // 48-bit PCIN input

.RSTA(RSTA), // Reset input for A pipeline registers

.RSTB(RSTB), // Reset input for B pipeline registers

.RSTC(RSTC), // Reset input for C pipeline registers

.RSTCARRYIN(RSTCARRYIN), // Reset input for CARRYIN registers

.RSTCTRL(RSTCTRL), // Reset input for CTRL registers

.RSTM(RSTM), // Reset input for multiplier registers

.RSTP(RSTP), // Reset input for P pipeline registers

.SUBTRACT(SUBTRACT) // SUBTRACT input

);

endmodule

3.4.2

时钟组件

时钟组件包括各种全局时钟缓冲器、全局时钟复用器、普通

I/ O

本地的时钟缓冲器以

及高级数字时钟管理模块，如表