-
教程实例：
DSP
最小系统
教程内容：
1
、
利用
Capture
CIS
进行原理图设计
2
、
利用
Cadence PCB
Editor
布局布线
3
、
光绘文
件（
Artwork
）制作，生成
Ge
rber
文件
1mil=0.0254mm
一
原理图
放大
I
缩小
O
图纸右下角标注：
Design Template
1
、创建新工程文件
库文件
2
、参考
datasheet
在库文件中
添加新元件：
Place pin
（
画管脚编辑属性，
power
型
visible
）
、
Place pin array
（管脚阵列）
全部元件在
Spreadsheet
表中编辑（全
选右键单击
edit
properties
）
可以在新建元件时选
New Part Creation
Spreadsheet
通过表格创建多引脚元件
常用选项：
Option-part properties
/ package properties
画不规则元件：
Preferenc
e
中取消
Pointer snap to
Grid
，随意划线，画完再改回去
3
、
分裂原
件：
homogeneous
（完全相同）
、
heterogeneous
（多个功能模块不同）
以
NE553
2
为例
Tools-
Annotate
：给元件编号
原理图中多个
heterogene
ous
分裂原件的分组问题：库文件中选中分裂原件，在
par
t
properties
中新建
new
property
（
name
如
package
不可为
group
，
value
为组号
12
3
等）
，
分
裂
原件的多个部分都要执行上一操作；
打开原理图，
双击分裂原件
在
property editor
中将
package
属性设置为相同则为同一组分裂原件；要给之编号还需在
annotate
菜单
physical
packaging
栏中将最后一项改为上文中
name
名
大型元件的分割：参考《
cadence
电路设计案例精析》
P18
4
、
在工程中添加元件库（自建库、系统库）
电容电阻电感变压在
discret
e
库中
不知道元件在哪个库可以搜索
放置元件
place part
5
、
元件的
连接：直接连、用网络别名连接（在同一原理图页面中
place net alias
，名称相同
表示电气上连接在一起）
引脚悬空（末端连
Place no
connect
）
最好不要在放置元件时就把元件连在一起
6
、
总线：功能类似的信号
总线连接：
Place-Bus
默认直角拐弯
按住
shift
拉任意转方向画总线
命名
net alias
（规则：
XX[
起始：结束
< br>]
）
拖到总线
上
连接管脚与总线：
place bus entry
、按
F4
连续放置总线入口、信号线（与总线名一
致）
总线之间的连接：
T
型交叉有电气连接
十字无实际电气连接
不同页面之间的连接：
place off-page
connect
实际上与同一页面连接时
net
alias
相似
7
、
浏览<
/p>
BROWSE
-
元件
parts
（容易发现元件编号和大小错误）
、网络
Nets
（双击看某一网
络与哪些部分连接）
、
页面之间进行互联的网络：
Browse-off page
connectors
、电气检查中的错误查看
DRC
搜索
Find
元件
p
arts
、网络
nets
、
Netlist
修改元件库后更新元件：
replace/update
cache
工程已经不在的元件在
cache
中删掉
cleanup
cache
8
、
给元件添加封装信息：双击元件打开
Property
Editor
，在
PCB
Footprint
中标注封装
批量修改封装：多选……
在元件库中
添加封装信息：
打开库，
选择元件
-o
ption-Package Property
，
回到项目中
选中
更改封装的元件
-replace
cache-
选择
replace schematic
part property
生成
网表
：先元件重编号
Annotate
、再
DRC
（
design
rules
check
）检查、选中
dsn
文件
-Tools-create netlist-PCB
Editor
生成元件清单
BOM
，
两种：
1
）
Reports-CIS
Bill of Materials-standard
2
）
Tools- Bill of
Materials
9
、
-
-
-
-
-
-
-
-
-
上一篇：DirectShow从静止图像pin中捕捉图片
下一篇：商务英语术语