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]
半导体制造、
Fab
以及
Silicon Proc
essing
的基本知识
(
想入此行当
的朋友请先
)
作者：
core-logic
提交曰期：
2005-12-26 15:34:00
最近天涯有不少的弟兄谈到半导体行业，以及
SMIC
、
Grace
等企业
的相关信息。
< br>在许多弟兄迈进或者想要迈进这个行业之前，我想有许多知识和信息还是需要了解的。
正在半导体制造业刚刚全面
兴起的时候，我加入了
SMIC
，在它的
Fab
里做了四年多。
历经
SMIC
生产线建立的全部过程，
认识了许许多多的朋友，
也和许许多多不同类型的客户
打过交道。
也算有一些
小小的经验。
就着工作的间隙，
把这些东西慢慢的写出来和大家
共享。
如果有什么错误和不当的地方，请大家留贴指正。
作者：
fostershang
回复曰期：
2005-12-26
16:00:10
想问
一下楼主，半导体行业要不要
Marketing
方面的人？呵
呵，想转半导体做。
作者：
core-logic
回复曰期：
2005-12-26
16:12:53
从什么地方开始讲呢？就从产业链开始吧。
有需求就有生产就有市场。
市场需求（或者潜在的市场需求）的变化是非常快的，尤其是
消费类电子产品。这类产
品不同于
DRAM
，在市场上总是会有大量的需求。也正是这种变化多端的市场需求，催生
了两个种特
别的半导体行业
——
Fab
和
Fab Less Design
House
。
我这一系列的帖子主要会讲
Fab<
/p>
，但是在一开头会让大家对
Fab
周围的
东西有个基本
的了解。
像
Intel
、
Toshiba
这样的公司，它既有
Design
的部分，也有生产的部分。这样的庞然
大物在半
导体界拥有极强的实力。同样，像英飞凌这样专注于
DRAM
的
公司，活得也很滋
润。至于韩国三星那是个什么都搞的怪物。这些公司，他们通常都有自
己的设计部门，
自己
生产自己的产品。有些业界人士把这一类的
企业称之为
IDM
。
但是随着技术的发展，要把更多的
晶体管集成到更小的
Chip
上去，
S
ilicon Process
的
前期投资变得非常的大。一条
8
英寸的生产线，需要投资
7~8
亿美金；而一条
12
英寸的生
产线，需要的投资达
12~15
亿美金。能够负担这
样投资的全世界来看也没有几家企业，这
样一来就限制了芯片行业的发展。准入的高门槛
，使许多试图进入设计行业的人望洋兴叹。
这个时候台湾半导体教父张忠谋开创了一个新的行业
——
foundry
。他离开
< br>TI
，在台湾
创立了
TSMC<
/p>
，
TSMC
不做
Design
，它只为做
Design
的人生产
Wafer
。这样，门槛一下
子就降低了。随便几个小朋友，
只要融到少量资本，就能够把自己的设计变成产品，如果
市
场还认可这些产品，
那么他们就发达了。
同一时代，台湾的联华电子也加入了这个行当，这
就是我们所称的
< br>UMC
，他们的老大是曹兴诚。
——
题外话，老曹对七下西洋的郑和非常钦
佩，所以在苏州的
U
MC
友好厂（明眼人一看就知道是
UMC
在大陆偷跑）
就起名字为
“
和舰
科技
”
，而且把厂区的建筑造的非常有个性
，就像一群将要启航的战船。
在
TS
MC
和
UMC
的扶植下，
Fab Less Design House
的成长是非常可观的。从
UMC
中分
离出去的一个
< br>
小小的
Design
Group
成为了著名的
“
股神
”
联发科。当年它的
VCD/DVD
相关芯片红透
全世界，股票
也涨得令人难以置信。
我认识一个台湾人的老婆，
< br>在联发科做
Support
工作，
靠它的股
票在短短
的四年内赚了
2
亿台币，从此就再也不上班
了。
Fab
Less
Design <
/p>
House
的成功让很多的人大跌眼镜。确实，单独维持
Fab
的成本太
高了，所以很
< br>
多公司就把自己的
Fab
剥离出去，单独来做
Design
。
< br>Foundry
专注于
Wafer
的生产，而
Fab Less Design House
专
注于
Chip
的设计，这就
是分工。大
家都不能坏了行规。如果
Fab Less Design House
觉得自己太牛了，想要自建
Fab
来生产自己的
Chip
，那会遭到
Foundry
的抵制，像
UMC
就利用专利等方法强行收购<
/p>
了一家
Fab
Less
Design
House
辛辛苦苦建
立起来的
Fab
。而如果
Foundr
y
自己去做
Design
，那么
Fab Less Design House
就会心存疑惑
——
究竟自己的
Pattern Design
会不
会被对方盗取使用？结果导致
Fo
undry
的吸引力降低，在产业低潮的时候就会被
Fab
Less
Design
House
抛弃。
总体来讲，
Fab Less
Design House
站在这个产业链的最高端，
它们拥有
利润的最大头，
它们投入小，风险高，收益大。其次是
Foun
dry(Fab)
，它们总能拥有可观的利润，它们投
入大，风
险小，受益中等。再次是封装测试（
Package&Testing
< br>）
，它们投入中等，风险小，
收益较少。
当然，
这里面没有记入流通领域的分销商。
事实上分销商的收益和投入是无法想象和计
量的。我认识一个分销商，他曾经把
MP3
卖到了
50%
的利润，但也有血本无归的时候。
所以
Design House
是
“
三年不开张，
开张吃三年。
”
而
Fab
和封装测试则是
赚个苦力钱。
对于
Fab
来讲，
同样是
0.18um
的
8
英寸
Wafer
，
价格差不多，
顶多根据不同的
Metal
层数
来算钱，
到了封装测试那里会按照封装所用的模
式和脚数来算钱。
这样
Fab
卖
1200
美元的
Wafer
< br>被
Designer
拿去之后，
实际上卖多少钱就与
Fab
它们没有关系了，
< br>也许是
10000
美
元，甚至更
高。但如果市场不买账，那么
Design House
可能就
直接完蛋了，因为它的钱可
能只够到
Fab
去流几个
Lot
的。
我的前老板曾经在台湾
TSMC
不小心
MO
，结
果跑死掉一批货，结果导致一家
Design
House
倒闭。题外话
——
Fab
< br>的小弟小妹看到动感地带的广告都气坏了，什么
“
没事<
/p>
MO
一
下
”
，这不找抽吗？没事
MO
（
Miss Operation
）一下，一批货
25<
/p>
片损失两万多美元，奖金
扣光光，然后被
fire
。
在
SMIC
，
我带的一个工程师
MO
，
结果导致一家海龟的
Design House
直
接关门放狗。
这个小子很不爽的跳槽去了一家封装厂，现在混得也还好。
所以现在大家对
Fab
的定位应该是比较清楚的了。
Fab
有
过一段黄金时期，那是在上个世纪九十年代末。
TSMC
干四年
的普通工程师一
年的股票收益相当于
100
个月的工资
（本薪）
，
而且时不时
的公司就广播，
“
总经理感谢大家
的努
力工作，这个月加发一个月的薪水。
”
但是过了
2001
年，也就是
SMIC
等在大陆
开始量产以来，受到压价竞争以及市场不景
气的影响，
Fab<
/p>
的好时光就一去不复返了。
高昂的建厂费用，
高昂的成本折旧，
导致连
SMIC
这样产能利用率高达
90%
的
Fab<
/p>
还是赔钱。这样一来，股票的价格也就一落千丈，其实不
光是
SMIC
，像
TSMC
、
UMC
的股票价格也大幅下滑。
但是已经折旧折完的
Fab
就过得很滋润，比如先进（
ASMC
）
，它是一个
5
英寸、
6
英
寸的
Fa
b
，
折旧早完了，
造多少赚多少，
只要不去盖新厂，
大家分分利润，
曰子过的
好快活。
所以按照目前中国大陆这边的状况，基本所有的
Fab
都在盖
新厂，这样的结论就是：
很长的一段时间内，
Fab
不会赚钱，
Fab
的股票不会大涨，
Fab
的工程师不会有过高的收入。
虽然一直在亏本，但是由于亏本的
原因主要是折旧，所以
Fab
总能保持正的现金流。
而且正很多。所以结论是：
Fab
赔钱，但绝对不
会倒闭。如果你去
Fab
工作，就不必担心
因为工厂倒闭而失业。
下面讲
讲
Fab
对人才的需求状况。
Fab
是
一种对各类人才都有需求的东西。无论文理工，基本上都可以再
Fab
< br>里找到职
位。
甚至学医的
MM<
/p>
都在
SMIC
找到了厂医的位置。
很久以前有一个
TSMC
工程师的帖子，
他说
Fab
对
人才的吸纳是全方位的。
（当然坏处
也就是很多人才的埋没。
）
有兴趣的网友可以去找来
看看。
一般来讲，文科的毕业生可以申请
Fab
厂的
HR
，法务，文秘，财会，进出口，采购，
公关之类的职位。但是由于是
Support
部门这些位置的薪
水一般不太好。那也有些厉害的
MM
选择
做客户工程师（
CE
）的，某些
MM
居然还能做成制程工程师，真是佩服啊
佩服。
理工科的毕业生选择范围比较广：
计算机、信息类的毕业生可以选择作
IT
，在
Fab
厂能够学到一流的
CIM
技术，但是由
于不受重视，很多人学
了本事就走人先了。
工程类的毕业生做设备
(EE)
的居多，
一般而言，
做设备不是长久之计。
可以选择做几
年
设备之后转制程，或者去做厂商（
vendor
）
，钱会比较多。当然，也有少数人一直做设备也
发展得不错。比较不建议去做厂务。
材料、
物
理类的毕业生做制程
(PE)
的比较多，
如果遇到老板不错的话，
制程倒是可以常
做的，挺两年，下面
有了小弟小妹就不用常常进
Fab
了。如果做的不爽，可以转<
/p>
PIE
或者
TD
，
或者厂商也可以，这个钱也比较多。
电子类的毕业生选择做制程整合，也就是
Integration
（
PIE
）得比较多，这个是在
Fab
里主导的部门，但如果一开始没有
经验的话，容易被
PE
忽悠。所以如果没有经验就去做
PIE
的
话，一定要跟着一个有经验的
PIE
，不要
管他是不是学历比你低。
所有硕士或者以上的毕业生，尽量申请
TD
的
职位，
TD
的职位比较少做杂七杂八的事
情。但是在工作中需要发挥主动性，不然会学不到东西，也容易被
PIE
之类的人骂。
将来有兴趣去做封装、测试的人可以选择去做产品工程师（
PDE
）
。
有兴趣向
Design
转型的人可以选择去做
PIE
或者
< br>PDE
。
喜欢和客户打交道的人可以选择去做客户工程师
CE
，这个位置要和
PIE
搞好关系，他
们的
Support
是关
键。
有
虐待别人倾向，喜欢看着他人无助神情的人可以考虑去做
QE
。
QE
的弟兄把
PIE/PE/EE/T
D/PDE
之类的放挺简直太容易了。
：
）
其他的想到再说。
下面分部门简单介绍一下
Fab
的工种。
作者：
core-logic
回复曰期：
2005-12-26
21:49:35
先转贴一些词汇表，免得到时候冒些个专有名词大家不好理解：
1 Active Area
主动区（工作区）
主动晶体管（
ACTIVE TRANSISTOR
）被制造的区
域即所谓的主动区
（
ACTIVE AREA
）
。
在标准之
MOS
制造过程中
ACTIV
E AREA
是由一层
氮化硅光罩即等接氮化硅蚀刻之后的局部
场区氧化所形成的，
而由于利用到局部场氧化之步
骤，所以
ACTIVE
AREA
会受到鸟嘴（
BIRD’S BEAK
）之影响而比原先之氮化硅光罩所定
义的区域来的小，以长
0.6UM
之场区氧化而言，大概会有
0.5UM
之
BIRD’S
BEAK
存在，
也就是说
ACTIVE
AREA
比原在之氮化硅光罩所定义的区域小
0.5UM
。
2 ACTONE
丙酮
1.
丙酮是有机溶剂的一种，
分子式为
CH3COCH3
。
2.
性质为无色，
具
刺激性及薄荷臭味之液体。
3.
在
F
AB
内之用途，
主要在于黄光室内正光阻之清洗、
擦拭。
4.
对神经中枢具中度麻醉性，对皮肤黏膜
具轻微毒性，长期接触会引起皮肤炎，吸入过量
之丙酮蒸汽会刺激鼻、
< br>眼结膜及咽喉黏膜，
甚至引起头痛、
恶心、
呕吐、
目眩、
意识不明等。
5.
允许浓度
1000PPM
。
3
ADI
显影后检查
1.
定义：
After
Developing
Inspection
之缩写
2.
目的：检查黄光室
制程；光阻覆盖
→
对准
→
曝光
→
显影。发现缺点后，如覆盖不良、显影不良
…
等即予修改，
以维护产品良率、品质
。
3.
方法：利用目检、显微镜为之。
4
AEI
蚀刻后检查
1.
定义：
AEI
即
Aft
er Etching Inspection
，在蚀刻制程光阻去除前
及光阻去除后，分别对产品实施全检或抽样检查。
2.
目的：
2-1
提高产品良率，避免不良品
外流。
2-2
达到品质的一致性和制程之重复性。
2-3
显示制程能力之指针
2-4
阻止异常扩大，
节省成本
3.
通常
AEI
检查出来之不良品，非必要时很少作修改，因为重去
氧化层或重长氧
化层可能造成组件特性改变可靠性变差、
缺点密
度增加，
生产成本增高，
以及良率降低之缺
点。
5 AIR SHOWER
空气洗尘室
进入洁净室之前，需穿无
尘衣，因在外面更衣室之故，
无尘衣上沾着尘埃，故进洁净室之前，需经空气喷洗机将尘
埃吹掉。
6 ALIGNMENT
对准
1.
定义：
利用芯片上的对准键，
一般用十字键和光罩上的对准键<
/p>
合对为之。
2.
目的：在
IC
的制造过程中，必须经过
6~10
次左右的对准、曝光来定义电路
图案，对准就是要将层层图案精确地定义显像
在芯片上面。
3.
方法：
A.
人眼对准
B.
用光、
电组合代替人眼，即机械式对准。
7 ALLOY/SINTER
熔合
Alloy
之目的在使铝与硅基
(Silicon Substrate)
之接触有
Ohmic
特性，即电压与电流成线性关系。
Alloy
也可降低接触的阻值。
8
AL/SI
铝
/
硅
靶
此为金属溅镀时所使用的一种金属
合金材料利用
Ar
游离的离子，让
其撞
击此靶的表面，把
Al/Si
的原子撞击出来，而镀在芯片表面
上，一般使用之组成为
Al/Si
(1%)
< br>，将此当作组件与外界导线连接。
9
AL/SI/CU
铝
/
硅
/
铜
金属溅
镀时所使用的原料名称，通常是称为
TARGET
，其成分
为
0.5
﹪铜，
1
﹪硅及
98.5
﹪铝，一般制程通常是
使用
99
﹪铝
1
﹪硅，后来为了金属电荷迁
移现象（
ELEC TROMIG
RATION
）故渗加
0.5
﹪铜，以
降低金属电荷迁移。
10
ALUMINUN
铝
此为金属溅镀时所使用的一种金属
材料，利用
Ar
游离的离子，让
其撞击
此种材料做成的靶表面，把
Al
的原子撞击出来，而镀在芯片表
面上，将此当作组件
与外界导线之连接。
11
ANGLE LAPPING
角度研磨
Angle Lapping
的目的是为了测量
Junction
的深度，
所作的芯片前处理，
这种采用光线干涉测量的方法就称之
Angle
Lapping
。
公式为
Xj=λ/2
NF
即
Junction
深度等于入射
光波长的一半与干涉条纹数之乘积。
但渐渐的随着
VLSI
组件的缩
小，准确度及精密度都无法因应。如
SRP(Spreading
Resistance
Prqbing)
也是应用
Angle
Lapping
的方法作前处理，采用的方法是以表面植入浓度
与阻值的对应关系求出
Junction
的深度，精确度远超过
入射光干涉法。
12
ANGSTRON
埃
是一个长度单位，其大小为
1
公尺的百亿分之一，约为人的头发
宽度之五
十万分之一。此单位常用于
IC
制程上，表示其层（如
SiO2
，
Poly
，
SiN….
）厚度
时用。
13 APCVD
（
ATMOSPRE
SSURE
）
常压化学气相沉积
APCVD
为
Atmosphere(
大气
)
，
Pressure(
压
力
)
，
Chemical(
化学
)
，
Vapor(<
/p>
气相
)
及
Dep
osition(
沉积
)
的缩写，也就
是说，反
应气体（如
SiH4(g)
，
B2H6(g)
，和
O2(g)
）在常压下起化学反应而生成一层固态的生成物
（如
< br>BPSG
）于芯片上。
14
AS75
砷
自然界元素之一；由
33
个质子，
4
2
个中子即
75
个电子所组成。半导体
工业用的砷离子（
As
＋）可由
AsH3
气体分解得到。砷是
N-TYPE
DOPANT
常用作
N-
场
区、空乏区及
S/D
植
入。
15
ASHING
，
STRIPPING
电浆光阻去除
1.
电浆预处理，
系利用电浆方式
（
Plasma
）
，
将芯片表面之光阻
加以去除。
2.
电浆光阻去除的原理，系利用氧气在电浆中所
产生只自由
基（
Radical
）与光
阻（高分子的有机物）发生作用，产生挥发性的气体，再由帮浦抽走，
达到光阻去除的目
的。
3.
电浆光组的产生速率通常较酸液光阻去除为慢，但是
若产品经过
离子植入或电浆蚀刻后，
表面之光阻或发生碳化或石
墨化等化学作用，
整个表面之光阻均已
变质，
< br>若以硫酸吃光阻，
无法将表面已变质之光阻加以去除，
故
均必须先以电浆光阻去除之
方式来做。
16
ASSEMBLY
晶粒封装
以树酯
或陶瓷材料，将晶粒包在其中，以达到保护晶粒，隔
绝环境污染的目的，而此一连串的加
工过程，即称为晶粒封装（
Assembly
）
。封装的材料不
同，其封装的作法亦不同，本公司几乎都是以树酯材料作晶粒的
封装，
制程包括：
芯片切割
→
晶粒目检
→
晶粒上「架」
（导线架，即
Lead frame
）
→
焊线
→
模压封装
< br>→
稳定烘烤（使树
酯物性稳定）
→
切框、弯脚成型
→
脚沾锡
→
盖印
→
完成。以树酯为
材料之
IC
，通常用于消
费性产品，如
计算机、计算器，而以陶瓷作封装材料之
IC
，属于高性赖度之
组件，通常用
于飞弹、火箭等较精密的产品上。
17
BACK GRINDING
晶背研磨
利用研磨机将芯片背面磨薄以便测试包装，着重的是
厚度均匀度及背面之干净度。一
般
6
吋芯片之厚度约
20mil
～
30 mil
左右，为了便于晶粒封
装打线，故需将芯片厚度磨薄至
10 mil
～
15mil
左右。
18
BAKE, SOFT BAKE,HARD BAKE
烘烤，软烤，预烤
烘烤（
Bake
）
：在集成电路芯
片上的制造过程中，将芯片至于稍高温（
60
℃～
250
℃）的烘箱内或热板上均可谓之烘烤，
随其
目的的不同，可区分微软烤（
Soft
bake
）与预烤（
Hard
bake
）
。软烤（
Soft bak
e
）
：其
使用时机是在上完光阻后，<
/p>
主要目的是为了将光阻中的溶剂蒸发去除，
并且可增加光阻与芯<
/p>
片之附着力。预烤（
Hard bake
）
：又称为蚀刻前烘烤（
pre-etch bake
）
，主要目的为去除水
气，增加光阻附着性，尤
其在湿蚀刻（
wet
etching
）更为重要，预烤不全长会造成过蚀刻。
19
BF2
二氟化硼
·
一种供做离子植入用之离子。
·
BF2
＋是由
BF3
＋气体晶灯丝加热
分解成：
B10
、
B11
、
F19
、
B10F2
、
B11F2
。
经
Extract
拉出及质谱磁场分析后而
得到。
·
是
一种
P-type
离子，通常用作
VT
植入（闸层）及
S/D
植入。
20
BOAT
晶舟
Boat
原意是单木舟，
在半导体
IC
制造过程中，
常需要用一种工具作芯
片传送、清洗及加工，
这种承载芯片的工具，我们称之为
Boat
。一般
Boat
有两种材质，一
是石英、另一是铁氟龙。石
英
Boat
用在温度较高（大于
300
℃）的场合。而铁氟龙
Boat
则用在
传送或酸处理的场合。
21 B.O.E
缓冲蚀刻液
BOE
< br>是
HF
与
NH4F
依不同比例混合而成。
6:1 BOE
蚀刻即表
示
HF
：
NH4F
=1
：
6
的成分混合而成。
HF
为主要的蚀刻液，
NH4F
< br>则作为缓冲剂使用。利
用
NH4F
固定〔
H
＋〕的浓度，使之保持一定的蚀刻率。
HF
会浸蚀玻璃及任何含硅石的物
质，对皮肤有强烈
的腐蚀性，不小心被溅到，应用大量水冲洗。
22
BONDING
PAD
焊垫
焊垫－晶利用以连接金线或铝线
的金属层。在晶粒封装
（
Assembly
）的制程中，有一个步骤是作
“
焊线
”
，即是用金线（塑料包装体）或铝线（陶瓷
包装体）将晶粒
的线路与包装体之各个接脚依焊线图（
Bonding Diagram
）连接在一起，如
此一来，
晶粒的功能才能有效地应用
。
由于晶粒上的金属线路的宽度即间隙都非常窄小，
（目
前
SIMC
所致的产品约是微米左右的线宽或
间隙）
，而用来连接用的金线或铝线其线径目前
由于受到材料的
延展性即对金属接线强度要求的限制，祇能做到
1.0
～
1.3mil
（
25.4
～
33j
微米）左右，在此情况下，要把二、三十微米的金
属线直接连接到金属线路间距只有
3
微
米的晶粒上，
一定会造成多条铝线的接桥，
故晶粒上的铝路，<
/p>
在其末端皆设计成一个约
4mil
见方的
金属层，
此即为焊垫，以作为接线使用。焊垫通常分布再晶粒之四个外围上
（以粒封
装时的焊线作业）
，其形状多为正方形，亦
有人将第一焊线点作成圆形，以资辨识。焊垫因
为要作接线，其上得护层必须蚀刻掉，故
可在焊垫上清楚地看到
“
开窗线
”
。而晶粒上有时亦
可看到大块的金属层，位于晶粒内部而非四周，其
上也看不到开窗线，是为电容。
23
BORON
硼
自然元素之一。由五个质子及六个
中子所组成。所以原子量是
11
。另
外
有同位素，是由五个质子及五个中子所组成原子量是
10
（
B10
）
。自然界中这两种同位素
之比例是
4
：
1
，可由磁场质谱分析中看出，是一种
P-type
的离子（
B 11
＋）
，用来作场
区、
井区、
VT
及
S/D
植入。
24
BPSG
含硼及磷的硅化物
BPSG
乃介于
Poly
之上、
Metal
之下，可做为上下两层
< br>绝缘之用，加硼、磷主要目的在使回流后的
Step
较平
缓，以防止
Metal
line
溅镀
上去后，
造成断线。
25
BREAKDOWN
VOLTAGE
崩溃电压
反向
P-N
接面组件所加之电压为
P
接负
而
N
接正，
如为此种接法则当所加电压
通在某个特定值以下时反向电流很小，
而当所加电压值大
于此特
定值后，
反向电流会急遽增加，
此特定值也就是吾人所谓的崩溃
电压
（
BREAKDOWN
VOLT
AGE
）
一般吾人所定义反向
P
＋
- N
接面之反
向电流为
1UA
时之电压为崩溃电压，
在
P
＋
-
N
或
N
＋<
/p>
-P
之接回组件中崩溃电压，随着
N
（或者
P
）之浓度之增加而减小。
26
BURN IN
预烧试验
「预烧」
（
Burn in
）为可靠性测试的一种，旨在检验出哪些在
使用初期即损坏的产品，而在出
货前予以剔除。预烧试验的作法，乃是将组件（产品）至于
高温的环境下，
加上指定的正向或反向的直流电压，
如此残留在晶粒上氧化层与金属层之外<
/p>
来杂质离子或腐蚀性离子将容易游离而使故障模式（
Failur
e Mode
）提早显现出来，达到筛
选、剔除「早期夭折」产
品之目的。预烧试验分为「静态预烧」
（
Static
Burn in
）与「动态
预烧」
（<
/p>
Dynamic Burn in
）两种，前者在试验时，只在组
件上加上额定的工作电压即消耗额
定的功率，
而后者除此外并有
仿真实际工作情况的讯号输入，
故较接近实际状况，
也较严格。
基本上，每一批产品在出货前，皆须作百分之百的预烧试验，馾由于成本及交货其等因素
，
有些产品旧祇作抽样
（部分）的预烧试验，通过后才出货。另
外对于一些我们认为它品质够
稳定且够水准的产品，亦可以抽样的方式进行，当然，具有
高信赖度的产品，皆须通过百分
之百的预烧试验。
27
CAD
计算机辅助设计
CAD
：
Computer
Aided Design
计算机辅助设计，此名词所
包含的范
围很广，
可泛称一切计算机为工具，
所进行之设计；
因此不仅在
IC
设计上用得到，
< br>建筑上之设计，飞机、船体之设计，都可能用到。在以往计算机尚未广泛应用时，设计者必
须以有限之记忆、经验来进行设计，可是有了所谓
CAD
后，我们把一些常用之规则、经验
存入计算机后，
后面的设计
者，
变可节省不少从头摸索的工作，
如此不仅大幅地提高了设计
的准确度，使设计的领域进入另一新天地。
28
CD MEASUREMENT
微距测试
CD: Critical Dimension
之简称。通常
于某一个层
次中，
为了控制其最小线距，
我们会制作一些代表性之量测图形于晶方中，
通常置于晶方之
边缘。简言之，微距测量长当作一个重要之制程指针，可代表黄光制程之控制好坏。量测
CD
之层次通常是对线距控制较重要之层次，如氮化硅、
POL
Y
、
CONT
、
MET…
等，而目
前较常用于测量之图形有品字型，
L-BAR
等。
29
CH3COOH
醋酸
ACETIC
ACID
醋酸澄清、
无色液体、有刺激性气味、熔点
16.63
℃、沸点
118
℃。与水、酒精、乙醚互溶。可燃。冰醋酸是
99.8
﹪以上之纯化物，有
别于水容易的醋酸食入或吸入纯
醋酸有中等的毒性，对皮肤及组织有刺激性，危害性不大，
被溅到用水冲洗。
30 CHAMBER
真空室
,
反应室
专指一密闭的空间，常有特殊的用
途：诸如抽真空、气
体反应或金属溅度等。
针对此特殊空间之种
种外在或内在环境：
例如外在粒子数
（
particle
）
、
湿度及内在温度
、压力、气体流量、粒子数等加以控制。达到芯片最佳反应条件。
31
CHANNEL
信道
当在
MOS
晶体管的闸极上加上电压
（
PMOS
为负，
NMOS
为
正）
，
则
闸
极
下
的
电
子
或
电
洞
会
被
其
电
场
所
吸
引
或
< br>排
斥
而
使
闸
极
下
之
区
域
形
成
一
反
转
层
（
Inversion Layer
）
，也就是其
下之半导体
P-type
变成
N-ty
pe Si
，
N-type
变成
P-type Si
，
而与源极和汲极，我们
旧称此反转层为
“
信道
”
。信道的长度
“Channel
Length”<
/p>
对
MOS
组件
的
参数有着极重要的影响，故我们对
POLY
CD
的控制需要非常谨慎。
32 CHIP ,DIE
晶粒
一片芯片（
OR
晶圆，即
Wafer
）上有许
多相同的方形小单位，这
些小单位及称为晶粒。
同一芯片上每个
晶粒都是相同的构造，
具有相同的功能，
每个晶粒经
包装后，可制成一颗颗我们曰常生活中常见的
IC
，故每一芯片所能制造出的
IC
数量是很可
观的，
从几百个到几千个不等。
同样地，
< br>如果因制造的疏忽而产生的缺点，
往往就会波及成
百成千
个产品。
33
CLT
（
CARRIER LIFE
TIME
）
截子生命周期
一、
定义少数戴子再温度平均时电<
/p>
子被束缚在原子格内，当外加能量时，电子获得能量，脱离原子格束缚，形成自由状态而参
与电流岛通的的工作，但能量消失后，这些电子
/
电洞将因在结合因素回复至平衡状态，因
子当这些载子由被激发后回复平衡期
间，
称之为少数载子
“LIFE
TIME“
二、
应用范围
1.
评估
卢管和清洗槽的干净度
< br>2.
针对芯片之清洁度及损伤程度对
CLT
值有影响为
A.
芯片中离子污
染浓度及污染之金属种类
B.
芯片中结晶缺陷浓度
34
CMOS
互
< br>补
式
金
氧
半
导
体
金
属
氧
化
膜
半
导
体
（
MOS
，
METAL-OXIDE
SEMICONDUCTOR
）
其制程程序及先在
单晶硅上形成绝缘氧化膜，
再沉积一层复晶硅
（或
金属）作为闸极，利用家到闸极的电场来控制
MOS
组件的开关（导电或不导电）
。按照导
电载子的种类，
MOS
，
又可分成两种类型：
< br>NMOS
（由电子导电）
和
PM
OS
（由电洞导电）
。
而互补式金氧半
导体（
CMOSCOMPLEMENTARY MOS
）则是由
NMOS
及
PMOS
< br>组合而
成，具有省电、抗噪声能力强、
α
-PARTICLE
免疫力好等许多优点，是超大规模集成电路
（
VLSI
）的主流。
35
COATING
光阻覆盖
将光阻剂
以浸泡、喷雾、刷怖、或滚压等方法加于芯片上，称
为光阻覆盖。
目前效果最佳的方法为旋转法；
旋转法乃是将芯片以真空吸附于一个可旋转的
芯片支持器上，
适量的光阻剂加在芯片中央，
然
后芯片开始转动，
芯片上的光阻剂向外流开，
很均匀的散在芯片
上。
要得到均匀的光阻膜，
旋转速度必须适中稳定。
而旋转速度和光阻剂
黏滞性绝应所镀光阻剂的厚度。
光阻剂加上后，
必须经过软烤的步骤，
以除去光阻剂中过多<
/p>
的溶剂，
进而使光阻膜较为坚硬，
同时增
加光阻膜与芯片的接合能力的主要方法就是在于适
当调整软烤温度与时间。
经过了以上的镀光阻膜即软烤过程，
也就是完成了整个光阻覆盖的
步骤。
36 CROSS SECTION
横截面
IC
的制造基本上是由一层一层的图案堆积上去，
而为了
了解堆积图
案的构造，
以改善制程或解决制程问题，
经常会利用破坏性切割
方式以电子显微
镜（
SEM
）来观察，
而切割横截面、观察横截面的方式是其中较为普遍之一种。
37
C-V
PLOT
电容
,
电压圆
译意为电容、电压图：也就是说当组件在不同状况下，在
闸极上
施以某一电压时，会产生不同之电容值（此电压可为正或负）
，如此组件为理想的组
件；
也就是闸极和汲极间几乎没有杂质在里面
（
COMTAMINATION
）
。
当外界环境改变时
（温
度或压力）
，并不太会影响它的电容值，利用此可
MONITOR
MOS
组件之好坏，一般△
V
＜
0.2
为正常。
38
CWQC
全公司品质管制
以往有些
经营者或老板，一直都认为品质管制是品管部门
或品管主管的责任，
遇到品质管制做不好时，
即立即指责品质主管，这是不对的。
品质管制
不是品质部门或某一单位就可以做好的，
而是全公司
每一部门全体人员都参与才能做好。
固
品质管制为达到经营的目
的，
必须结合公司内所有部门全体人员协力合作，
构成一个能共
同
认识，亦于实施的体系，并使工作标准化，且使所定的各种事项确实实行，使自市场调
查、
研究、开发、设计、采购、制造、检查、试验、出货、销售、服务为止的每一阶段的
品质都
能有效的管理，这就是所谓的全公司品质管制（
Comp
any
Wide
Quality
Control
）
。实施
CWQC
的目的最主要的就是要改善企业体质；即发觉问题的体质、重视计划的体质、重点
指向的体质、重视过程的体质，以及全员有体系导向的体质。
39 CYCLE TIME
生产周期时间
指原料由投入生产线到
产品于生产线产生所需之生产
/
制
造时
间。
在
TI-ACER
，
生产周期有两种解释：
一为
“
芯片产出周期时间
（
”
WAFER-
OUT CYCLE
TIME
），
一为
“
制程周期时间
”
（
PROCESS CYCLE TIME
）
“
芯片产出周期时间
”
乃指单一
批号之芯片由投入到产出所需之生产
/
制造时间。
“
制程周期时间
”
则指所有芯片于单一工站平
均生产
/<
/p>
制造时间，
而各工站
（从头至尾）
平均生产
/
制造之加总极为该制程之制程周期
时间。
目前
TI-ACER LINE REPORT
之生产周期时间乃采用
“
制程周期时间
”
。一般而言，生产周
期时间可以下列公式概
略推算之：生产周期时间
=
在制品（
W
IP
）
/
产能（
THROUGHOUT
）
40 CYCLE TIME
生产周期
IC
制造流程复杂，且其程序很长，自芯片投入至晶圆测试
完成，谓之
Cycle Time
。由于
IC
生命周期很短，自开发、生产至销售，需要迅速且能掌握
时效，故
Cycle Time
越短，竞争能力就越高，能掌握产品上市契机，就能获取最大的
利润。
由于
Cycle Time
长
，不容许生产中的芯片因故报废或重做，故各项操作过程都要依照规范
进行，且要做好故
障排除让产品流程顺利，早曰出
FIB
上市销售。
41 DEFECT DENSITY
缺点密度
〝缺点密度〞系指芯片单位
面积上（如每平方公分、
每平方英吋等）有多少〝缺点数〞之意，此缺点数一般可分为两
大类：
A.
可视性缺点
B.
不
可视性缺点。前者可藉由一般光学显微镜检查出来（如桥接、断线），由
于芯片制造过程甚
为复杂漫长，
芯片上缺点数越少，
产品量率品质必然越佳，
故〝缺点密度〞常备用来当作一
< br>个工厂制造的产品品质好坏的指针。
42 DEHYDRATION
BAKE
去水烘烤
目的：去除芯片
表面水分，增加光阻附着力。以
免芯片表面曝光显影后光阻掀起。方法：在光阻覆盖之前
，利用高温（
120
℃或
150
℃）加
热方式为之。
43
DENSIFY
密化
CVD
沉积后，由于所沈积之薄膜（
THIN FILM
之密度很低），故
以高温步骤使薄膜中之分子重新结合，
以
提高其密度，
此种高温步骤即称为密化。
密化通常
以炉管在
800
℃以上的温度完成，但也可在快速升
降温机台（
RTP
；
RAPID
THERMAL
PROCESS
）完成。
44
DESCUM
电浆预处理
1.
电浆预处理，系利用电浆方式（
Plasma
），将芯片表面之
光阻加以去除，但其去光阻的时间，较一般电浆光阻去除（
Stripping
）为短。其目的只是在
于将
芯片表面之光阻因显影预烤等制程所造成之光阻毛边或细屑（
Scum
< br>）加以去除，以使
图形不失真，蚀刻出来之图案不会有残余。
2.
有关电浆去除光阻之原理，请参阅「电浆光
阻去除」
（
Ashing
）。
3.
通常作电浆预处理，均以较低之力，及小之功率为之，也就是使
光阻之蚀刻
率降低得很低，
使得均匀度能提高，
以保持完整的图形，
达到电浆预处理的目的。
45 DESIGN RULE
设计规范
由于半导体制程技术，系一
们专业、精致又复杂的技术，
容易受到不同制造设备制程方法（
RECIPE
）的影响，故在考虑各项产品如何从事制造技术
完
善，成功地制造出来时，需有一套规范来做有关技术上之规定，此即
“DESIGN R
ULE”
，
其系依照各种不同产品的需求、
规格，制造设备及制程方法、
制程能力、各项相关电性参数
规格等之考虑，订正了如：
1.
各制程层次、线路之间距离、线宽等之规格。
2.
各制程层次
厚度、深度等之规格。
3.
各项电性参数等之规格。以供产品设计者及制程技术工程师等人
之遵循、参考。
46 EDSIGN RULE
设计准则
设计准则
EDSIGN RULE
：反
应制程能力及制程组件参
数，以供
IC
设计者设计
IC
时的参考准则。一份完整的
Design Rule
包括有下列各部分：
A.
制程参数：如氧化层厚度、复晶、金属层厚度等，其它如流程、
ADI<
/p>
、
AEI
参数。主要为
扩散与黄光两方面的参数。
B.
电气参数：提供给设计
者做仿真电路时之参考。
C.
布局参数：
及一般所谓的
3μm
、
2μm
、
1.5μm…
等等之
Rules
，提供布局原布局之依据。
D.
< br>光罩制作资
料：提供给光罩公司做光罩时之计算机资料，
如
CD BAR
、
测试键之摆放位置，
各层次之相
对位置之摆放等。
47 DIE BY DIE
ALIGNMENT
每
FIELD
均
对准
每个
Field
再曝光前均针对此单一
Field
对准之方法称之；也
就是说每个
Field
均要对准。
48
DIFFUSION
扩散
在一杯很
纯的水上点一滴墨水，
不久后可发现水表面颜色渐渐淡
去，而水
面下渐渐染红，
但颜色是越来越淡，
这即是扩散的一例。
在半导体工业上常在很纯
的硅芯片上以预置或离子布植的方式作扩散源
（即红墨水）
。
因固态扩散比液体扩散
慢很多
（约数亿年），故以进炉管加高温的方式，使扩散在数小时内完成。
49 DI WATER
去离子水
IC
制造过程中，常需要用盐酸容易来蚀刻、清洗芯片。这些<
/p>
步骤之后又需利用水把芯片表面残留的盐酸清除，故水的用量相当大。然而
IC
。工业用水，
并不是一般的自来水或地下水，
而是自来水或地下水经过一系列的纯化而成。
原来自来水或
地下水中含有大量的细菌、金属离子级
PARTICLE
，经厂务的设备将之杀菌、过滤和纯化
后，即可把金属离子等杂质去除，所得的
水即称为〝去离子水〞，专供
IC
制造之用。
< br>
50 DOPING
参入杂质
为使组件运作，芯片必须参以杂质，一般常用的有：
1.
预置：
在炉管内通以饱和的杂质蒸气，
使芯片表面
有一高浓度的杂质层，
然后以高温使杂质驱入扩
散；或利用沉积
时同时进行预置。
2.
离子植入：先使杂质游离，然后加速植入
芯片。
51 DRAM , SRAM
动态
,
静态随机存取内存
随机存取记忆器
可分动态及静态两种，主
要之差异在于动态随机存取内存（
DR
AM
），在一段时间（一般是
0.5ms
～
5ms
）后，资料
会消失，故必须
在资料未消失前读取元资料再重写（
refresh
），此为其
最大缺点，此外速
度较慢也是其缺点，而
DRAM
之最大好处为，其每一记忆单元（
bit
）指需一个
Transistor
（晶体管）加一个
Capacitor
（电容器），故最省面积，而有最高之密度。而
< br>SRAM
则有不
需重写、速度快之优点，但是密度低，每
一记忆单元（
bit
）有两类：
A.<
/p>
需要六个
Transistor
（晶体管
），
B.
四个
Transistor<
/p>
（晶体管）加两个
Load resistor
< br>（负载电阻）。由于上述之
优缺点，
DRAM
一般皆用在
PC
（个人计算机）或其它不需高速且
记忆容量大之记忆器，而
SRAM
则用于高速之中大型计算机或
其它只需小记忆容量。如监视器（
Monitor
）、打印机<
/p>
（
Printer
）等外围控制或工业控
制上。
52 DRIVE IN
驱入
离子植入（
ion implantation
）虽然能较精确地选择杂质数量，但受
限于离子能量，无法将杂质打入芯片较深
（
um
级）的区域，因此需借着原子有从高浓度往
低浓度扩散的性质，
在相当高的温度去进行，
一方面
将杂质扩散道教深的区域，
且使杂质原
子占据硅原子位置，
产生所要的电性，
另外也可将植入时产生的缺陷消除。
此方法称之驱入。
在驱入时，常通入一些氧气，因为硅氧化时，会产生一些缺
陷，如空洞（
Vacancy
），这些
缺陷会有助于杂质原子的扩散速度。
另外，
由于驱入世界原子的
扩散，
因此其方向性是各方
均等，甚至有可能从芯片逸出（
out-
diffusion
），这是需要注意的地方。
53
E-BEAM LITHOGRAPHY
电子束微影技术
<
/p>
目前芯片制作中所使用之对准机，其曝
光光源波长约为（
365nm
～
436nm
），其可制作线宽约
1μ
之
IC
图形。但当需制作更细之
图形时，则目前之对准机，受曝光光源波长
之限制，而无法达成，
因此在次微米之微影技术
中，及有用以电
子数为曝光光源者，由于电子束波长甚短（～
0.1A
），故可
得甚佳之分辨
率，作出更细之
IC
图型
，此种技术即称之电子束微影技术。电子束微影技术，目前已应用
于光罩制作上，至于应
用于光芯片制作中，则仍在发展中。
54
EFR
（
EARLY FAILURE
RATE
）
早期故障率
Early
Failure Rate
是产品可靠度指
针，意谓
IC
到客户手中使用其可能发生故障的机率。当
D
RAM
生产测试流程中经过
BURN-IN
高温高压测试后，体质不佳的产品便被淘汰。为了确定好的产品其考靠度达到要
求，
所以从母批中取样本做可靠度测试，
试验中对产品加高压高温，
催使不耐久的产品故障，
因而得知产品的可靠度。故障机率与产
品生命周期之关系类似浴缸，称为
Bathtub Curve.
55
ELECTROMIGRATION
电子迁移
所谓电子迁移，
乃指在电流作用下金属的质量会
搬动
，
此系电子的动量传给带正电之金属离子所造成的。
当组件尺寸
越缩小时，
相对地电流
密度则越来越大；
当此大电流经过集成电路中之薄金属层时，
某些地方之金属离子会堆积起
来，而某些地方则有金属空缺情形，
如此一来，堆积金属会使邻近之导体短路
，而金属空缺
则会引起断路。
材料搬动主要原动力为晶界扩散。
有些方法可增加铝膜导体对电迁移之抗力，
例如：与铜形成合金
，沉积时加氧等方式。
56 ELECTRON/HOLE
电子
/
电洞
电子是构成原子的带电粒子，带有一单位的负电
荷，
环绕在原子核四周形成原子。
垫洞是晶体中在原子核间的共享电子，
因受热干扰或杂质
原子取代，电子离开原有的位置所遗留下来的
“
空缺
”
因缺少一个
电子，无法维持电中性，可
视为带有一单位的正电荷。
57
ELLIPSOMETER
椭圆测厚仪
将已知波长之射入光分成线性偏极或圆偏极，照射
在待射芯片，利用所得之不同椭圆
偏极光之强度讯号，以
Fourier
分析及
< br>Fresnel
方程式，
求得待测芯片模厚度
58 EM
（
ELECTRO
MIGRATION TEST
）
电子迁移可靠度测试
当电流经过金属
导线，
使金属原子获得能量，沿区块边界（
GRAIN Bou
nderies
）扩散（
Diffusion
< br>），使金属线产
生空洞（
Void
），甚至断裂，形成失效。其对可靠度评估可用电流密度线性模型求出：
AF=
【
J
（
stress
）
/J
（
op
）】
n×
exp
【
Ea/Kb
（
1/T
（
op
）
- 1/T
（
stress
））】
TF=AF×
T
（
stress<
/p>
）
59 END POINT DETECTOR
终点侦测器
在电浆蚀刻中，利用其反
应特性，特别设计
用以侦测反应何时完成的一种装置。一般终点侦测可分为下列三种：<
/p>
A.
雷射终点侦测器
（
< br>Laser Endpoint Detector
）：
利用雷射光入射反应物（即芯片）表
面，当时颗发生时，
反应层之厚度会逐渐减少，
因而反射光会有
干扰讯号产生，
当蚀刻完成时，
所接收之讯号亦
已停止变化，即可测得终点。
B.
激发光终点侦测器（
Optical Emission End Point
Detector
）
用一光谱接受器
，接受蚀刻反应中某一反应副产物（
Byproduct
）所激
发之光谱，当蚀刻反
应逐渐完成，此副产物减少，光谱也渐渐变弱，即可侦测得其终点。
C.
时间侦测器：直接设
定反应时间，
当时间终了，即结束其反应。
60 ENERGY
能量
能量是物理学之专有名词。例如
：
B
比
A
之电
压正
100
伏，若在
A
板上有一电子受
B
版正电吸引而加速跑到
B
版，
这时电子在
B
版就比在
A
版多了
1
00
电子
伏特的能量。
61
EPI WAFER
磊晶芯片
磊晶系在晶体表面成长一层晶体。
62
EPROM
（
ERASABLE-PROGRAMMABLE
ROM
）
电子可程序只读存储器
MASK
ROM
内所存的资料，是在
FAB
内制造过程中便已设定好，制造完后便无法改变，就像
任
天堂游戏卡内的
MASK ROM
，
存的是金牌玛丽就无法变成双截龙。而
EPROM
是在
ROM
内加一个特殊结构叫
A FAMDS
，它可使
ROM
内的资料保存，但当紫外光
照到它时，它会
使
ROM
内的资料消失。每一个晶忆单位都归口。然后工程人员再依程序的规范，用
30
瓦
左右的电压将
0101….
资料灌入每一个记忆单位。如此就可灌电压、紫外光重复使用，存入
不同的资料。
也就是说如果任天堂卡内使用的是
EPROM
，
那么你打腻了金牌玛丽，
然后灌
双截龙的程序进去，卡匣就变成双截龙卡，不用去交换店交换了。
63
ESDELECTROSTATIC DAMAGEELECTROSTATIC DISCHARGE
静电破坏静电
放电
< br>1
自然界之物质均由原子组成，而原子又由质子、中子及电子组成。在正常状态下
，
物质成中性，而在曰常活动中，会使物质失去电子，或得到电子，此即产生一静电，得
到电
子之物质为带负静电，失去电子即带正静电。静电大小会随着曰常的工作环境而有所
不同。
如下表所示。活动情形
静
电
强
度
（
Volt
）
10<
/p>
－
20
﹪相对湿度
65-95
﹪相对湿度
走过地
毯走过塑料地板在以子上工作拿起塑料活页夹，袋拿起塑料带工作椅垫摩擦
35,00012,0006,0007,00020,00018,000
1,01,00015,000
表
1
曰常工作所产生的静电强度表<
/p>
2.
当物质产生静电后，随时会放电，弱放到子组件
上，例如
IC
，则会将组件破坏而使不能正常工作，
此即为静电破坏或静电放电。
3.
防止静
电破坏方法有二：
A.
在组件设计上加上静电保护电路。
B.
在工作环境上减少静电，
例如工作
桌之接地线，测试员之静电环。载运送上使用防静电胶套及海绵等等。
64 ETCH
蚀刻
在集成电路的制程中，常需要将整个电路图案定义出来，其制造程序
通常是先
长出或盖上一层所需要之薄膜，
在利用微影技术在这层薄膜上，
以光阻定义出所欲
制造之电路图案，再利用化学或物理方式将不需要之部分去除，此种去
除步骤便称为蚀刻
（
ETCH
）一般蚀
刻可分为湿性蚀刻（
WET
ETCH
）及干性蚀刻（
DRY ETCH
）两种。所
谓干性蚀刻乃是利用化学品
（通常是盐酸）
与所欲蚀刻之薄膜起化学反应，
产生气体或可溶
性生成物，
达到图案定义之目的。而所谓干蚀刻，
则是利用
干蚀刻机台产生电浆，
将所欲蚀
刻之薄膜反映产生气体由
PUMP
抽走，达到图案定义之目的。
65
EXPOSURE
曝光
其意义略同
于照相机底片之感光在集成电路之制造过程中，
定义
出精细之光
组图形为其中重要的步骤，以运用最广之
5X STEPPER
为例，其方式为以对紫
外线敏感之光阻膜作为类似照相机底片，
光罩上则有我们所设计之各种图形，
以特殊波长之
光线（
G-LINE
436NM
）照射光罩后，经过缩小镜片（
REDUCTION
LENS
）光罩上之图形
则成
5
倍缩小，精确地定义在底片上（芯片上之光阻膜）经过显影后，即可将照到光（正
光阻）
之光阻显掉，
而得到我们想要之各种精细图形
，以作为蚀刻或离子植入用。
因光阻对
于某特定波长之光线特别
敏感，
故在黄光室中早将一切照明用光元过滤成黄色，
以避免泛
白
光源中含有对光阻有感光能力之波长成分在，
这一点各相关人
员应特别注意，
否则会发生光
线污染现象，而扰乱精细之光阻图
。
66 FABRICATION
（
FA
B
）
制造
Fabrication
为
“
装配
”
或
“
制造
”
之意，与
Manu
facture
意思一样，
半导体制造程序，其步骤繁多，且制
程复杂，
需要有非常精密的设备和细心的作
业，
才能达到吴缺点的品质。
FAB
系
Fabrication
之缩写，
指的是
< br>“
工厂
”
之意。
我们常称
FIB
为
“
晶圆区
”
，例如：进去
“FAB”
之前需穿上防尘衣。
67
FBFC
（
FULL BIT FUNCTION
CHIP
）
全功能芯片
由于产品上会有缺陷，所
以有
些芯片无法全功能工作。
因此须要雷射修补前测试，
以便找到缺陷位置及多寡，
接着就能利
用雷射
修补，将有缺陷的芯片修补成全功能的芯片。
《当缺陷超过一定限度时，无法修补成
全功能芯片》
68 FIELD/MOAT
场区
FIELD
直译的意思是〝场〞，足球场和武道场等的场都叫做
FIELD
。它的含意就是一个有专门用途的区域。在
IC
内部结构中
，有一区域是隔离电场的
地方，通常介于两个
MOS
晶体管之间，称为场区。场区之上大部分会长一层厚的氧化层。
69
FILTRATION
过滤
用过滤
器（
FILTER
，为一半透膜折叠而成）将液体或气体中的<
/p>
杂质给过滤掉，此称为
FILTRATION
【过滤】因
IC
制造业对洁净式的要求是非常严格的，
故各种使用的液体或气体，必须借着一个
PUMP
< br>制造压差来完成，如何炫则一组恰当的过
滤器及
PUMP
是首要的课题。
70
FIT
（
FAILURE IN
TIME
）
FIT
< br>适用以表示产品可靠度的单位
FIT=1Eailure in 10 9
Device-
Hours
例如
1000 Device
工作
1000Hours
后
1 D
evice
故障，
则该产品的可靠度为：
（
1Failure
）
/
（
1000 Devices*1000
Hours
）
=1000 FITs
71 FOUNDRY
客户委托加工
客户委托加工主要是接
受客户委托，生产客户自有权利
的产品，也就是客户提供光罩，
由
SMIC
来生产制造，在将成品出售给客户，指收取代工过<
/p>
程费用，这种纯粹代工，不涉及销售的方式在国际间较通常的称呼就是硅代工（
Silicon
Foundry
）。
72
FOUR POINT PROBE
四点侦测
·
是量测芯片片阻值（
Sheet R
esistance
）
RS
的
仪器。
·
原理如下：有
ABCD
四针，
A
、
< br>D
间通以电流
I
，
B
、
C
两针量取电压差（△
V
），
则
RS
=K.
△
V/I
K
是常数比例和机台及针尖距离有关
73
F/S
（
FINESONIC
CLEAN
）
超音波清洗
超音波清洗的主要目的是
用来去除附着在
芯片表面的灰尘，
其反应机构有二：
1.
化学作用：
利用
S
C-1
中的
NH4OH
，
H2O2
与
Silicon
表面反应，将灰尘剥除。
2. 2.
物理作用：利用频率
800KHz
，功率
450W×
2
的超音波震荡去
除灰尘。
74
FTIR
傅氏转换红外线光谱分析仪
FTIR
乃利用红外线光谱经傅利叶转换进而分析
杂质浓度的
光谱分析仪器。
目的：
·
已发展成熟，
可
Routine
应用者，
计
有：
/PSG
之含磷、含硼量预测。
B.
芯片之含氧、含碳量预测。
C.
磊晶之厚度量测。
·
< br>发展中需进一
步
Setup
者有
：
A.
氮化硅中氢含量预测。
B.
复晶硅中含氧量预测。
C.
光阻特性分析。
FTIR
< br>为一极便利之分析仪器，
STD
的建立为整个量测之重点
，由于其中多利用光学原理、芯片
状况（
i.e.
晶背处理状况）对量测结果影响至钜。
75
FTY
（
FINAL TEST
YIELD
）
在晶圆出厂后，必须经
过包装及
T1
（断
/
< br>短路测试），
Burn -in
（烧结），
T3
（高温功能测试），
T4
（低温功能测试），
QA
测试，方能销售、出
货至客户手中。在这段漫长而繁杂的测试过程中，吾人定义
Final
Test Yield
为：
T1 Yield*
Burn
–
in Yield*T3
Yield*T4 Yield
76 FUKE DEFECT
成因为硅化物之氧化，尤其是
以水蒸气去致密化
PBSG
时会发生，
造成闸极（
Poly Gate
）与金属间的短路。硅化物之氧
化可分为二类型：（以
TiSi2
）
1
.
热
力学观点
SiO2
是最稳定，
故
Si
扩散至
TiSi2
之表面时会与水反应成
Si
O2
而非
TiO2
。
< br>2.
动
力学观点而言，当
Si
不足时则会形成
TiO2
而将
TiSi2
分解。
77 GATE OXIDE
闸极氧化层
GATE OXIDE<
/p>
是
MOSFET
（金氧半场效晶体管）中
相
当重要的闸极之下的氧化层。此氧化层厚度较薄，且品质要求也较严格。
78 GATE VALVE
闸阀
用来控制气体压力之控制装置。通常闸阀开启越大，气体于反
应
室内呈现之压力较低；反之，开启越小，压力较高。
79
GEC
（
GOOD ELECTRICAL
CHIP
）
优良电器特性芯片
能够合于规格书（
Data
Book
）上所定义电器特性的芯片。这些芯片才能被送往芯片包装工厂制成成品销售给客户。<
/p>
80 GETTERING
吸附
“Gettering”
系于半导体制程中，由于可能受到晶格缺陷
（
Crystal Defect
）或金属类杂质污染等之影响，造成组件接口之间可能有
漏电流
（
Junction Leakage
< br>）存在，而影响组件特性；如何将这些晶格缺陷、金属杂质摒除解决的
种种技术上
作法，就叫做
”Gettering”
吸附。吸附一般又可分
“
内部的吸
附
”
---Intrinsic
Gettering
及
“
外部的吸附
”
---Extrinsic Ge
ttering
。前者系在下线制造之前先利
用特殊高温步骤让
晶圆表面的「晶格缺陷或含氧量」尽量降低。后者系利用外在方法如：晶
背伤言、磷化物
（
POCl3
）预置
ETC
将晶圆表面的缺陷及杂质等尽量吸附到晶圆背面。两
者均可有效改善上述问
题。
81 G-LINE G-
光线
G-
line
系指一种光波的波长，多系水银灯所发出之光波波长之一，
其波长为
436nm
。
G-lin
e
之光源，最常作为
Stepper
所
用之水银灯，本来系由许多不同之
波长的光组成，利用一些
Mi
rror
和
Filter
反射、过滤的
结果，会将其它波长之光过滤掉，仅
余
G-line
作为曝光用。使用单一波长作为曝光光源可以得到较佳的能量控制和解吸力，但
由于其为单色波故产生之驻波效应（
Standing Wave
< br>）对光阻图案产生很大的影响。在选择
最佳光阻厚度，以府合驻波效应，成为
G-line
Standing
最要的工作之一。
82 GLOBAL
ALIGNMENT
整片性对准与计算
Global Al
ignment
系指整片芯片在曝光
前，先作整片性之对准与计
算，然后接着可做整片芯片之曝光。
·GLOBAL ALIGNMENT<
/p>
分为两种：
1
普通的
Global Alignment
：每片芯片共对准左
右
两点。
2 Advance Global Alignment
：每片芯片对准预先设定好之指定数个
Field
的对准
键，连续对准完毕并晶计算机计算后，才整片曝光。
83
GOI
（
GATE OXIDE
INTEGRITY
）
闸极氧化层完整性
半导体组件中，闸
极氧化层
的完整与否关系着电容上电荷的存放能力，
故需设计一
适当流程，
其主要目的在侧闸极氧化
层之崩溃电压（
breakdown voltage
）、有效氧化层厚度等，以仿真闸极
氧化层的品质及可
信赖度，通常即以此崩溃电压值表示
GOI<
/p>
的优劣程度。
84 GRAIN SIZE
颗粒大小
一种晶体材料形成后，从微
观的角度来看，材料都是一大堆
颗粒垒叠在一起而成。
这些颗粒
有大有小，
尺寸不一。
而且材料的特性也会因为颗粒大小而
变化，故常要注意其大小变化。
85 GRR
STUDY
（
GAUGE REPEATABILITY
AND REPRODUUCIBILITY
）
测量仪器
重复性与再现性之研究
将良策仪器的重复性
—
一其本身的变异，再
现性
—
操作人本身的变
异，用统计的方
法算出，以判断量测仪器是否符合制程参数控制之需要。
86 H2SO4
硫酸
Suifuric Acid
硫
酸，
为目前最广泛使用的工业化学品。
强力腐蚀性、
浓
稠、油状液体，依纯度不同，由无色至暗棕色，与水以各种不同比例互溶
，甚具活性。溶解
大部分的金属。
浓硫酸具氧化、
脱水、
磺化大部分的有机化合物，
常常引起焦黑。<
/p>
比重
1.84
，
沸点
315
℃。与水混合时需格外小心，由于放热引起爆炸性的
溅泼，永远是将酸加到水中，
而非加水至酸中。不小心被溅到，用大量水冲洗。目前在线
上，主要用于
SO
清洗及光阻去
除。<
/p>
87
H3PO4
磷酸
PHOSPHORIC ACID
磷酸无色无谓起泡液体或透明晶形固体。依温
度、浓度而定。在
20
℃
50
﹪及
75
﹪强度为易流动液体，
85
﹪为似糖浆，
100
﹪酸为晶体。
比重
1.834
，熔点
42.
35
℃。在
213
℃失去
Y2 H2O
，形成焦磷酸。溶于水、乙醚，能腐蚀
铁及合金。对皮肤、眼睛有刺激性，不小心溅到，可用水冲洗。目前磷酸用于
SI3N4
的去
除，浓度是
85
< br>﹪，沸点
156
℃，
SI3N4
与
SIO2
的蚀刻比约为
30
：
1
。
88 HCL
氯化氢
（盐酸）
Hydrochloric Acid
盐酸，
为无色或淡黄色，
发烟，
刺激性液体。
氯化氢的水溶液。
盐酸是一种强烈酸性及高腐蚀性酸。市面出售之
”
浓
”
或发烟酸含有氯化氢
38%
，比重
1.19
。氯化氢溶解在水中有各种不同的浓度。可
溶于水、酒精、苯、不可燃。
用途广泛。可用于食品加工、金属之酸洗与清洁、工业酸化
、一般之清洗、实验试药。不小
心被溅到，用大量水冲洗。目前线上，主要用于
RCA
清洗。
89 HEPA
高效率过滤器
HEPA
（
High Efficiency
Particulate Air Filter
）
为洁净室内
用以
滤去微粒之装置，
一般以玻璃纤维制成，
< br>可将
0.1μm
或
0.3μm
以上之微粒滤去
99.97
﹪，
压
力损失约
12.5
㎜
H2O
。
层流台能保持
Class100
以下之洁净度，即靠
HEPA
达成。目前除
层流台使用
HEPA
外，
其它如烤箱、
旋
转机，
为了达到控制
Particle
的效果，
也都装有
HEPA
之设计。<
/p>
90
HILLOCK
凸起物
金属溅镀后为使金属与硅基（
Si-Substrate
）有良好的欧姆式接触
需先经融合过程，在融合过程中因铝与硅的热膨
胀系数不同（铝将会膨胀较快），
而造成部
分的铝无法向外扩张
只得向上膨胀造成小山丘状的
”
凸起
物
”
--Hillock
。
91 HMDS
HMDS
蒸镀
HMD
原为化学药品<
/p>
HexaMethylDiSilazane
的缩写，在此则是<
/p>
指芯片在上光阻前的一个预先处理步骤。
HMDS
蒸镀就是利用惰性气体（例如氮气）带着
HMDS
的蒸
汽通过芯片表面，而在芯片表面形成一层薄膜。其目的在于：
A.
消除芯片表面
的微量水分。
B.
防止
空气中的水汽再次吸附于晶面
C.
增加光阻剂
< br>（尤其是正光阻）
对于晶
面<
/p>
的附着能力，
进而减少在尔后之显
影过程中产生掀起，
或是在蚀刻时产
生了
”Undercutting”
的
现象。目前在规范中规定于
HMDS
蒸镀完
4
小时内需上光阻以确保其功能。
92 HNO3
硝酸
NITRIC ACID
硝酸透
明、无色或微黄色、发烟、易吸湿之腐蚀性液体，
能腐蚀大部分金属。
< br>歧黄色是由于曝光所产生之二氧化氮，为强氧化剂，可与水混合，
沸点
78
℃，比重
1.504
。
IC
产业中硝酸用于清洗炉管，但对皮肤有腐蚀性，为强氧化
剂，与有
机物接触有起火危险。清洗炉管用。
93 HOT ELECTRON
EFFECT
热电子效应
在
VLST
的时代，
Short
Channel
Devices
势在必行，而目前一般
Circuit
应用上又未打算更改
Supply
Voltage
；如此一来，
VG=VD
S=5V
情况下，将造成
Impact Ionization
（撞击游离化）现象发生于
Drain
邻近区
域。
伴随而生之
Electro
n-Hole pairs
（电子电洞对）
，
< br>绝大部分经由
Drain
（
El
ectrons
）
or Sub.
（<
/p>
Holes
）导流掉。但基于统计观点，总会有少部分
Electrons
（
i.e. Hot-Ele
ctrons
）所具
Energy
，足
以克服
Si-
SiO2
之
Barrier Height
（能障），而射入
SiO2
且深陷（
Trap
）其中。
另亦有可能在
Ho
t-Electrons
射入过程中打断
Si-H
键结，而形成
Interface Trap
于
Si-
SiO2
接口。不论遵循上述二者之任一，均将导致
NMOS
Performance
的退化（
Degradation
）现
象。
94 I-LINE STEPPER
I-LINE
步进对准曝光机
当光罩
与芯片对准后，利用
365nm
之波
长
为光源，将预坐在光罩上图形以
M
：
1
之比例，一步一步的重复曝光至芯片上之机器。
95 IMPURITY
杂质
纯粹的硅市金刚石结构，在室温
下不易导电。这时如加一些
B11
或
A
s 7 5
取代硅的位置，就会产生
“
电洞
”
或
“
载
子
”
，加以偏压后就可轻易导电。加入的东西
< br>即称为杂质。
96 INTEGRATED CIRCUIT
（
IC
）
集成电路
集成电路是一九五八年由美
国德州仪器公
司所发明的。
他是将一个完整的电子电路处理在一
块小小的硅芯片上，
然后再以金属联机与
外在引线相接，
外加陶瓷或塑料包装的装置，
由于它能将原本需要许多零件的电子电路
集中
缩小，因此被称为集成电路。它具备优于传统电子电路的三个特性：体积小、廉价、
可靠。
依照其集积化的程度可区分为小型（
SSI
）、中型（
MSI
）、大型（
LSI
）、超大型（
VLSI
）
集成电路。
97 ION IMPLANTER
离子植入机
在
IC
制程中有时需要精确地控制杂质的浓度及深度，
此时即不
宜由扩散之方式为之，故以
”
离子植入机
”
解离特定气体后调整离子束电流
-
-
-
-
-
-
-
-
-
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