使用Virtex-5

R

应用指南：

Virtex-5

系列

使用

Virtex-5 FPGA

器件

实现

DDR SDRAM

控制

器

4

日

作者：

Toshihiko Moriyama

和

Rich Chiu

提要

本应用指南描述了在

Virtex?

-5

器件中实现的

200 MHz DDR SDRAM

（

JEDEC DDR400

(PC3200)

标准）控制器。本设计实现使用

IDELAY

单元调整读数据时序。读数据时序校准和调

整在此控制器中完成。

DDR SDRAM

器件是低成本、高密度的存储资源，在很 多存储器供应商处均可获得。本参考设

计利用

DDR400 SDRAM

器件开发而成。

DDR SDRAM

描述

DDR SDRAM

规范的详情可在电子工业联盟

(Electronic Industries Alliance, EIA)

成员

JEDEC

机构的网站上获得，网址为

/

。

DDR SDRAM

规范刊载在

JEDEC

技术文档

中，文

件名为

JESD79E

的参

考文件

。

DDR SDRAM

器件是硅片存储器资源，现在最经常用于 各种系统，包括从消费产品到视频系统

的各类

应用

。

DDR SDRAM

器件的频率高达

200 MHz

或

DDR400

。

DRAM

器件有组件或模块

两种配置。

DDR

控制器命令

表

1

所示为控制器发出的命令。这些 命令通过使用下列控制信号传输到存储器：

?

??

?< /p>

行地址选择

(RAS)

?

??

?< /p>

列地址选择

(CAS)

?

??

?< /p>

写使能

(W

E)

?

??

?

时钟使能

(CKE)

（器件配置后始终置为高）

?

??< /p>

?

芯片选择

(CS)

（器件运行期间始终置为低）

表

1:

DDR SDRAM

命令

信号编号

1

2

3

4

5

6

7

注：

功能

加载模式寄存器

(Load Mode

Register)

自动刷新

(Auto Refresh)

预充电

(Precharge)

(1)

选择组激活行

(Select Bank

Activate)

写命令

(Read Command)

读命令

(Write Command)

空操作

(No Operation, NOP)

RAS

L

L

L

L

H

H

H

CAS

L

L

H

H

L

L

H

WE

L

H

L

H

L

H

H

1.

地址信号

A10

在预充电所有组期间设定为高，在单个组预充电期间设定为低。

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XAPP851 (v1.1) 2006

年

7

月

1

4

日

/cn

1

R

2

DDR SDRAM

描

述

命令功能

模式寄

存器

模式寄

存器用

于定义

DDR SDRAM

特定的运行模式，包括突发长度、突发类型、

CAS

延迟和

运行模式的选择。

图

1

所示为此控制器所用的模式寄存器的功能。

BA1

BA0

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

0

0

0

DLL

0

CAS Latency

BT

Burst Length

A2 A1

A0

Burst Length

0

0

1

2

0

1

0

4

0

1

1

8

Others

Reserved

A6 A5 A4

CAS Latency

0

1

0

2

0

1

1

3 (DDR400)

1

1

0

2.5

Others

Reserved

A8

DLL

0

Normal Operation

1

Reset

BA1

BA0

Mode Register

0

0

Mode Register (MR)

0

1

E

xtended MR EMR1

x851_01_031806

图

1:

DDR400

的模式寄存器定义

组地址

(Bank Address) BA1

和

BA0

用于选择模式寄存器。

图

1

显示了组地址位配置。