利用Cadence设计COMS低噪声放大器

2021年2月27日发(作者：givenchy怎么读)

利用

Cadence

设计

COMS

低噪声放大器

结合一个

2

．

4

GHz

CMOS

低噪声放大器

(LNA)

电路，介绍如何利用

Cadenc e

软件系列中的

IC 5

．

< p>
1

．

41

完成

< p>
CMOS

低噪声放大器设计。

首先给出

< p>
CMOS

低噪声放大器设计的电路参数计算方法，

然后结合计算结果，

利用

Cadence

软件进行电路的原理图仿真，并完成了电路版图设计以及后仿真。仿真结果表明，电路的输入／输出均得到较好 的匹

配。由于寄生参数，使得电路的噪声性能有约

3

dB

的降低。对利用

Cadence

< p>
软件完成

CMOS

射频集成电路设计，

< p>
特别是低噪声放大器设计有较好的参考价值。

关 键词：低噪声放大器；

CMOS

；射频

IC

；

Cadence

0

引

言

Cadence

Design

Systems

Inc

．是全球最大 的电子设计技术、程序方案服务和设计服务供应商。它的解决方案

旨在提升和监控半导体 、计算机系统、网络工程和电信设备、消

费电子产品以及其他 各类型电子产品的设计。

Cadence

公司的电子设计自动化 产品涵盖了电子设计的整个流程，

包括

系统级设计、功能验证、

IC

综合及布局布线、模拟和混合信号及射频

< br>IC

设计、全定制集成电路设计、

IC

< br>物理验证、

PCB

设计和硬件仿真建模等。

Cadence

软件支持自顶向下

(Top-dow n)

的芯片设计，

是业界广泛采用的设计工具。

该

软件通过

Li-brary

CelI

View

三级目录辅助芯片设计：

(1)

设计者为自己要完成的 系统任务建立新的

Li-brary

；

(2)

分析系统及其指标来确 定系统的各个模块，每个模块对应于

Library

中的一个< /p>

Cell

；

(3)

每个模块的设计包括电路

(Sc hematic)

设计和版图

(Layout)

设计，两者密不可分，电路图与版图都是模块中的

View

。

同时，

Cadence

公司还提供设计方法教学服务，帮助客户优化其设计流程；提 供设计外包服务，协助客户进入新

的市场领域。垂直解决方案是

Cadence

为帮助

IC

设计公司 迅速建立设计架构，并获得更短、可预测性更高的设计周

期而推出的独具特色的整套解决 方案，

其目标是为了推动不同领域产品的开发步伐，

设计锦囊< /p>

(Process

Design

Ki t

，

PDK)

是其重要组成部分。

“

锦囊

”

通过将验 证方式和流程与

IP

相结合的方式，更好地应对无线、网络和消 费电子等不

同领域在设计方面的挑战。通过采用

“

锦囊

”

，用户可将其宝贵的资源投入在差异化设计而 不是基础设计方面。

1

低噪声放大器电路设计

(1)

电路结构。图

1

是此次实验中所用电路的完整电路原理图。图中共源管

M1

作为主放大管，给电路提供足够的

增益；共栅管< /p>

M2

用来减小

M1

的

Cgd1

引起的密勒效应以及增 强整个电路的反向隔离性能；

M3

，

R ref

，

Rbias

构

成偏置电路，以实现

M1

所需的直流偏置。对于输入／ 输出匹配电路，可以利用

Smith

圆图完成初步设计；然后利 用

Cadence

软件套件中用于集成电路仿真的组件

IC

5

．

1

进行更加精确的电路参数调试。

(2)

电路设计。设计中采用新加坡特许

( CHRT)

的

0

．

35μm

RF

CMOS

工艺。 电路工作在

2

．

4

< br>GHz

，信号源电

阻为

50 < /p>

Ω

，

M1

的偏置 电流取为

5

mA

。根据文献

[3]

，通过计算可得

CHRT

0

．

35

μm

COMS

工艺

< br>Cox

的值约

为

4.6mF

／

m2

，根据文献

[4

，

5]

可以得到最优栅宽公式：< /p>

Wopt

△

1

／

3ωLCoxRs

，计算得

M1

的最优宽度约为

24

0μm

。根据公式

RS=ωtLS

， 可得

LS

的值约为

O

< br>．

54

nH

。根据公式

CRS=(2

／

3)WoptLCox

，得到

CgS

的值约

为

150

fF

。

将

LS

和

CgS

< br>的值代入公式

Lg

的值约为

16

．

2

nH

。 偏置电路中

M3

的尺寸和电流选为

M1

的

1

／

2

。

2

仿真与调试

(1)

电路原理图仿真。

IC

5

．

1

．

< p>
41

中用到的原理图编辑器是

Virtuoso

Schematic

Editor

。 首先，在编辑器中

输入图

1

所示的低噪 声放大器完整的电路原理图。接着，为了完成电路仿真，得到所需的电路参数，还需要在模拟环

< br>境

(Analog

Design

Environment)

进行必要的设置，比如电路中用到的各个变量取值、

S

参数 仿真

(SP

仿真

)

或者

直流

(DC)

仿真的参数等。 这些在软件的用户手册

(Cdsdoc)

以及一些相关的使用教程里面都有详细的说明，在此不再

重复。

在必要的软件设置都完成之后，便可以顺利地将 电路原理图转换成网表并仿真

(Netlist

and

Run

)

，从而得到感兴趣的电路参 数，软件默认启动的仿真器是

spec-tre

。在此次的低噪 声放大器设计过程中，主要关注

电路的

S

参数、噪声系数

FN

。

< p>
为输入信号角频率

)

，

可 以得到

为了将输出阻抗匹配到

50

Ω

，首先可以利用

Smith

圆图来完成输出匹 配的初步设计。通过计算，本次设计需要

在负载电路端并联一个电容

Cout1

，然后串联一个电容

Cout2

。通过调试，确定

Cout1

和

Cout2

的值分别约为

180

fF

和

450

fF

。

(2)

电路版图设计。版图是集成电路设计中十分重要的一环， 它对射频电路的性能有很大的影响。由于工作频率很

高，寄生效应和衬底耦合效应很明显 ，因此要整体考虑其布局布线，尽量减小寄生参数的影响。首先，布局要合理，

要注意信 号线的走线长度，无源器件，特别是电感和其他部分要保持适当的间距；信号线要尽量宽些，这样可以降低

串联电感和寄生电阻；

< p>
要尽可能的多用地线，电源线与地线尽量平行，以形成去耦电容，达到去除电源的高频耦合分量的目 的；

电源线尽量采用底层金 属，

RF

信号线尽量采用顶层金属，而在版图空白处尽量多布地 线，尽可能地降低走线过程

中的衬底损耗和串扰。

结合

CHRT

0

．

35μm

RF

CMOS

工艺的

PDK

，可以很方便地生成电路的元器件版图输出，接着完成必要的电路

连线，便可以得到电路的版图结果。

电路实现版图设计之后还需要完成物理验证。

此次采用的验证工具是

IC

5

．

1

中自带 的

DIVA

。除此之外，也可以采用

C adence

公司的

ASSura

，或 者

Ment

or

Grahphics

公司的

Calibre

。物理验证的过 程包括设计规则检查

(DRC)

、版图在版图编辑器

< p>
(Layout

XL

Edit)

的

Verify

菜单当中，可以找到

DRC

，

LVS

，

< p>
Extract

对应的选项；在完成了必要的参数设置之后，便可以完成电 路的物

理验证。在做完寄生参数提取之后，便可以利用包含寄生参数的电路完成电路后仿 真

(Post-layout

simulation)

，从

而得到与实际电路性能更为接近的各项仿真结果。

(3)

实验结果。 在完成最终电路的调试后，得到了各项仿真结果。

< /p>

图

2

、图

3

分别是用电路原理图仿真

(

即前仿

)

得到的

S

参数以及噪 声系数

FN

的实验结果。