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MII
接口分析
MII
接口提供了
< br>MAC
与
PHY
之间、
PHY
与
STA(Station Manag
ement)
之间的互联技术，该接口支持
10Mb/s
与
100Mb/s
的数据传输速率，数据传输
的
位宽为
4
位
。
提到<
/p>
MII
，就有可能涉及到
RS
，
PLS
，
STA
等名词术语，下面讲一下他
们之间对应的关系。
所谓
RS
即
Reconciliation
s
ublayer
，它的主要功能主要是提供一种
MII
和
MAC/PLS
之间的信号映射机制。它们<
/p>
(RS
与
MII)
之间的关系如下图：
图
1
MII
接口的
Management
Interface
可同时控制多个
PHY
，
802.3
协议最
多支持
32
个
PHY
，但有
一定的限制：要符合协议要求的
connector
特性。所谓
Management Interface
，即
MDC
信号和
MDIO
信号
。
前面已经讲过
RS
与
PLS
的关系，以及
MII
接口连接
的对象。它们是通
过
MII
接口进行连
接的，
示意图如下图。
由图可知，
MI
I
的
Management Interface
是与
STA
（
Statio
n Management
）相连的。
MII
接口支持
10Mb/s
以及
100Mb/s
，
且在
两种工作模式下所有的功能以
及时序关系都是一致的，
唯一不同
的是时钟的频率问题。
802.3
要求
PHY
不一定
一定要支持这两种速率，但一定要描述，通过
Management
Interface
反馈给
MAC
。
图
2
下面将详细介绍
< br>MII
接口的信号定义，时序特性等。由于
MII
接口有
MAC
和
PH
Y
模式，因此，将会根据这两种不同的模式进行分析，同时还会对
RMII/SMII
进行介绍。
1.1 MII
接口信号定义
MII
接口可分为
MAC
模式和
PHY
模式，
一般说来
MAC
和
PHY
对
接，
但是
MAC
和
MAC
也是可以对接的。
以前的
10M
的
MAC
层芯片和物理层芯片之间传送数据是通过一根数据线来
进行的，其时钟是
10M
，在
100M
中，如
果也用一根数据线来传送的话，时钟需
要
100M
，这会带来一些问题，所以定义了
MII
接口，它是
用
4
根数据线来传送数
据的，这样在传
送
100M
数据时，时钟就会由
100
M
降低为
25M
，而在传送
10M
数据时，时钟会降低到
2.5M
，这样就实现了
10M
和
100M
的兼容。
MII
接口主要包括四个部分。一是从
MAC
层到物理层
的发送数据接口，二
是从物理层到
MAC
层的接收数据接口，三是从物理层到
MAC
层的状态指示信<
/p>
号，四是
MAC
层和物理层之间传送控制
和状态信息的
MDIO
接口。
MII
接口的
MAC
模式定义：
MII
接口
PHY
模式定义：
1.2 MII
接口时序特性
在
MII
接口中，
T
X
通道参考时钟是
TX_CLK
，
RX
通道参考时钟是
RX_CLK
，
802.3-2005
定义了它们之间的关系
。
图
3 Transmit signal timing
relationships at the MII
由图<
/p>
3
可知，即
The clock to
output delay shall be a min of 0 ns and a max of
25
ns
，参考时钟沿是上升沿。
很
明显，该
Spec
只对
TX
通道上
MAC
这一侧的发
送特性作了定义，而对
TX
通道
PHY
那一侧的接收特性并没有定义。
IC Vendor
可在
TX
通道那一侧的
P
HY
的接收特性作适当调整，只要最终的时序满足
TX
通道上
MAC
这一侧的发送特性就可以。
图
4 Receive signal timing
relationships at the MII
由图<
/p>
4
可知，
The input
setup time shall be a minimum of 10 ns and the
input
hold time shall be a minimum of
10 ns
，
参考时钟沿是上升沿。
很
明显，
该
Spec
只对
RX
通道上
MAC
这一侧的接
收特性作了定义，
而对
RX
通道
PHY
那一侧的
发送特性并没有定义。
IC Vendor
可在
RX
通道那一侧的
PHY
的发送特性作适
< br>当调整，只要最终的时序满足
RX
通道上
MAC
这一侧的接收特性就可以。
1.3 MII
信号功能特性
<1>
：
TX_CLK (transmit
clock)
，
TX_CLK (Transmit Cloc
k)
是一个连续的
时钟信号
（即系统启
动，
该信号就一直存在）
，
它是
TX_EN, TXD, and TX_ER(
信
< br>号方向为从
RS
到
PHY)
的参考时钟，
TX_CLK
由
PHY
驱动
TX_CLK
的
时钟频
率是数据传输速率的
25%
，偏
差
+-100ppm
。例如，
100M
b/s
模式下，
TX_CLK
时钟频率
为
25MHz
，占空比在
35%
至
65%
之间。
<
/p>
<2>
：对于同样的
RX_CLK
，
它与
TX_CLK
具有相同的要求，所不同的是它
是
RX_DV, RXD,
and RX_ER(
信号方向是从
PHY
到
RS)
的参考时钟。
RX_CL
K
同样是由
PHY
驱动，
PHY
可能从接收到的数据中提取时钟
RX_CLK
，
也有可能
从一个名义上的参考时钟<
/p>
(e.g., the TX_CLK reference)
来
驱动
RX_CLK
<3>
：
TXD (transmit
data)
，
TXD
由
RS
驱动，
同步于
TX_CL
K
，
在
TX_CLK
< br>的时钟周期内，
并且
TX_EN
有效，
TXD
上的数据被
PHY
接收，
否则
TXD
的
数
据对
PHY
没有任何影响。
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