门级静态时序分析与PrimeTime使用

第六章

门级静态时序分析

PrimeTime

一、

PrimeTime

PrimeTime

是

Synopsys

的一个单点的全芯片、

< br>门级静态时序分析器。

它能分析大规

模、同步、数字

ASICS

的时序。

PrimeTime< /p>

工作在设计的门级层次，并且和

Synopsys

其它工具整合得很紧密。

基本特点和功能：

时序检查方面：

建立和保持时序的检查（

Setup and hold checks

）

重新覆盖和去除检查（

Recovery and removal checks

）

时钟脉冲宽度检查

(Clock pulse width checks)

时钟门锁检查

(Clock-gating checks)

设计检查方面：

没有时钟端的寄存器

没有时序约束的 结束点（

endpoint

）

主从时钟分离（

Master-slave clock separation

）

有多哥时钟的寄存器

对层次敏感的时钟（

Level-sensitive clocking

）

组合电路的反馈环（

Combinational feedback loops

）

设计规则检查，包括最大电容

(maximum

capacitance)

、最大传输时间

(max imum

transition)

和最大扇出

(maximum fanout)

PrimeTime

时序分析流程和方法：

在时序分析之前需要做的步骤：

1

、

建立设计环境

-

建立搜索路径（

search path

）和链接路径（

link path

）

-

读入设计和库

-

链接顶层设计

-

建立运作条件、连线负载模型、端口负载、驱动和传输时间

2

、

说明时序声明（约束）

-

定义时钟周期、波形、不确定性< /p>

(uncertainty)

和滞后时间

(latency)

-

说明输入、输出端口的延时

3

、

说明时序例外情况（

timing exceptions

）

-

多周期路径（

multicycle paths

）

-

不合法路径

(false paths)

-

说明最大和最小延时、

（

path segmentation

）

和失效弧

（

disabled arcs

）

4

、

进行分析和生成报告

-

检查时序

-

生成约束报告

-

生成路径时序报告

二、静态时序分析中路径延时的计算

静态时序分析工具一般将电路网表看成一个拓扑图，

图中的节点

(node)

代表电路中的引

脚

(pin)

。节点之间的边

(edge)

表示时序弧

(timing arc)

，有两种：

#

连线延时

(net delay)---

驱动引脚

(drive pin)

和扇出

(fanout)

之间的连接

#

单元延时

(cell delay)---

输入引脚

(input pin)

和输出引脚

(output pin)

之间的连接

延时计算就是计 算每条时序弧的值，可能是单元延时也可能是连线延时。通过累计这

些延时可以计算时序 路径

(timing delay)

的上升延时

(rise delay)

或下降延时

(fall delay)

。

正函数时序弧

(positive unate timing arc)

：

将上升延时和上升延时相 加，下降延时和下降延时相加。例如一个

AND

门单元延时和< /p>

连线延时。

负函数时序弧

(negative unate timing arc)

：

将新得到的上升延时和原 来的下降延时相加，而新得到的下降延时和原来的上升延时

相加。例如

< br>NAND

门。

非函数时序弧

(non-unate timing arc)

：

将原来的延时和新得到的最差情况延时

(worst-case

delay)

相加。非函数时序弧出现在不

能从输入量的变化预测输出端逻辑值变化的地方，例如

XOR

门。

下图展示了一个电路逻辑网络是如何转化成一张时序图的：

非线性延时模型

(nonlinear delay model)

：

非线性模型是供应商以查表

(lookup table)

形式在工艺库中提供的延时信息，

它和时序分

析计算有着紧密的联系。

总的延时包含了单元延时和连线延时：

Dtotal = Dcell + Dc

Dc