DC常用命令及脚本

设计进行的。一般说来，

如果成功的读入了一个设计之后，这个设计就会 作为当前设计。另

外，如果指定了一个当前设计，可以使用

cu rrent_design

命令。

列 出设计和设计对象。使用

list_designs

命令来列出 内存中的设计，其中带

“

*

”

为当前设计。

下表也列出了显示设计对象信息的一些命令。

DC

中我们可以改变

HDL

所描述的设计层次关系。首先，使用

re port_hierarchy

命令可以显示设计当前的层次关系。然后，使用

group

可以将一些元件或子

设计组合起来， 增加一个逻辑层次。或使用

ungroup

名去掉一个逻辑层次 。

编辑设计，使用下表列出的命令可以对设计对象进行编辑， 如生成，删除等。

Creat_cell

生成一个元件

Remove_cell

删除一个元件

Create_net

生成一个网络

Connect_net

连接一个网络

Disconnect_net

断开一个网络

Remove_net

删除一个网络

Create_port

生成一个端口

Remove_port

删除一个端口

Create_bus

生成一个总线

Remove_bus

删除一个总线

4.2

、属性的处理

属性描述了设计数据库中对象逻辑的电气、

物理和其它特性。

< br>一个属性通常都是附加给一个

设计对象并存储于设计数据库中。

< br>

DC

中，我们可以设置和使用以下一些对象的属性

整个设计

设计对象，如时钟，网络和端口

设计中的子设计或元件的例化

工艺库，库元件

预设的，这些属性可以被

DC

识别；也可以是用户定义的。一些属性是只读的，其值由

DC

< br>设置，用户无法修改，另一些是用户可以自己修改的。

例如，我们经常使用

“

dout_touch

< br>”

属性，它可以付给网络，单元，端口或设计。而当我们需

要设置这个属性的时候，需要专门的命令：

set_dont_touch

而对于一般的属性，可以使用命令

set_attribute

来设置。

Design Compiler

综合脚本常用命令和模板

(2012-03-25 17:47:12)

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微电子

dc

综合

script

杂谈

参照自己的设计，以及自己的工 艺信息，适当修改下面的

Constraints

和

Run

Script

等的脚本，添

加一些相 关的约束语句，就可以运行了详细

...

参照自己的设计，以及自己的工艺信息，适当修改下面的

Constraints

和

Run

Script

等的脚

本，添加一些相 关的约束语句，就可以运行了

详细的命令请参照

DC

的官方

User Guide

等相关资料

。

Invoking Design Compiler

Unix% design_vision

# Interactive GUI, WLM mode

Unix% design_vision

–

topographical

# Interactive GUI, Topographical mode

Unix% dc_shell-t

# Interactive shell, WLM mode

Unix% dc_shell-t

–

topographical

# Interactive shell, Topographical mode

Unix% dc_shell-t

–

f | tee

–

i

# Batch mode

.synopsys_

set search_path “$$search_path libs cons unmapped rtl”

set synthetic_library dw_

set target_library

set link_library “* $$target_library $$synthetic_library ”

set symbol_library

define_design_lib WORK

–

path ./work

set_svf

set_vsdc

history keep 200

set sh_enable_page_mode false

set cache_write .

set cache_read $$cache_write

suppress_message {LINT-28 LINT-32 LINT-33 UID-401}

set alib_library_analysis_path [get_unix_variable HOME]

alias h history

alias rc “report_constraint

-

all_violators”

TCL Commands and Constructs

set PER 2.0 # Define a variable and its value

echo $$PER # Variable substitution à

2.0

set MARG 0.95

expr $$PER * $$MARG # expr: *, /, +, -, >, <, =, <=, >=

set pci_ports [get_ports A] # Imbedded command

set pci_ports [get_ports “Y??M Z*”]

# Wildcards

echo “Effctv P =

# Soft quotes à

1.9

[expr $$PERIOD * $$MARGIN]”

echo {Effctv P = # Hard quotes

[expr $$PERIOD * $$MARGIN]} # à

Effctv P = [expr $$PER * $$MARG]

# Comment line

set COMMENT in_line; # In-line comment

set MY_DESIGNS {B1.v ... B26.v}

# foreach loop

foreach DESIGN $$MY_DESIGNS {

read_verilog $$DESIGN

}

for {set i 1} {$$i < 27} {incr i} { # for loop

read_verilog BLOCK_$$i.v

}

Helpful UNIX-like DC-shell commands

pwd

cd

ls

history

!!

!7

!report

sh

printenv

get_unix_variable ARCH

Constraints

reset_design

set_max_area 0

create_clock -period 2

–

name Main_Clk [get_ports Clk1]

create_clock

–

period 2.5

–

waveform {2 3.5} [get_ports Clk2]

create_clock

–

period 3.5

–

name V_Clk; # VIRTUAL clock

set_clock_uncertainty

–

setup 0.14 [get_clocks *]

set_clock_uncertainty

–

setup 0.21

–

from [get_clocks Main_Clk]

–

to [get_clocks Clk2]

set_clock_latency

–

max 0.6 [get_clocks Main_Clk]

set_clock_latency

–

source

–

max 0.3 [get_clocks Main_Clk]

set_clock_transition 0.08 [get_clocks Main_Clk]

set_input_delay -max 0.6 -clock Main_Clk [all_inputs]

set_input_delay

–

max 0.3

–

clock Clk2

–

clock_fall

–add_delay [get_ports “B E”]

set_input_delay -max 0.5 -clock

–network_latency_included V_Clk [get_ports “A C F”]

set_output_delay -max 0.8 -clock

–

source_latency_included Main_Clk [all_outputs]

set_output_delay -max 1.1 -

clock V_Clk [get_ports “OUT2 OUT7]

set_max_capacitance 1.2 [all_inputs]

set_load 0.080

[all_outputs]

set_load [expr [load_of slow_proc/NAND2_3/A] * 4] [get_ports OUT3]

set_load 0.12 [all_inputs]

set_input_transition 0.12 [remove_from_collection [all_inputs][get_ports B]]

set_driving_cell

–

lib_cell FD1

–

pin Q [get_ports B]

set_operating_conditions

–

max WCCOM

set auto_wire_load_selection false

set_wire_load_model

–

name 1.6MGates

set_wire_load_mode enclosed

set_wire_load_model

–name 200KGates [get_designs “SUB1 SUB2”]

set_wire_load_model

–

name 3.2MGates [get_ports IN_A]

set_port_fanout_number 8 [get_ports IN_A]

set_false_path -from [get_clocks Asynch_CLKA] -to [get_clocks Asynch_CLKB]

set_multicycle_path

–

setup 4

–

from

–

from A_reg -through U_Mult/Out

–

to B_reg

set_multicycle_path

–

hold 3

–

from

–

from A_reg -through U_Mult/Out

–

to B_reg

set_isolate_ports

–

type inverter [all_outputs]

set_ideal_network [get_ports reset* select*]

set_ideal_network [get_pins FF_SET_reg/Q]

set_ideal_network

–

no_propagate [get_nets CTRL]

set_ideal_latency 1.4 [get_ports reset* select*]

set_ideal_transition 0.5 [get_pins FF_SET_reg/Q]

set_scan_configuration -style

Checking and Removing Constraints and Directives

report_clock; report_clock -skew

report_design

report_port

–

verbose

report_wire_load

report_path_groups

report_timing_requirements (

–

ignored)

report_auto_ungroup

report_isolate_ports

write_script

–

output <>

check_timing

reset_path

–

from FF1_reg

remove_clock

remove_clock_transition

remove_clock_uncertainty

remove_input_delay

remove_output_delay

remove_driving_cell

remove_wire_load_model

Syntax Checking

Unix% dcprocheck constr_

Physical Constraints

–

Topographical Mode

set_aspect_ratio

set_utilization

set_placement_area

set_rectilinear_outline

set_port_side

set_port_location

set_cell_location

create_placement_keepout

Misc. Reports

# Generate A library report file

read_db library_

list_libs

redirect

–

file reports/ {report_lib }

report_hierarchy [-noleaf]

# Arithmetic implementation and