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VLSI
读书报告
张潇
1101213779
新型结构
finFET
及其在
SRAM
电路的应用
摘要：随着半导体工艺不断发展，
CMOS
电路尺寸不断缩小
，传统的体硅工艺已经很难再
满足器件和电路的性能和功耗要求。近年来，一种新型器件
结构
Fin-type field-effect
transistors (finFETs)
越来越受到人们
的关注，
Intel
的
22nm
工艺便采用了这种结构。现
在
流
行
的
finFET
又
分
为
两
种
结
构
：
independ
ent-gate
finFET
(IG-finFET)
（
又
名
shorted-gate (SG)
finFETs
）和
tied-gate
finFET
（
TG-
finFET
）
。其中
IG-finF
ET
因其多
变的工作方式在静态随机存储器（
< br>SRAM
）电路中受到青睐。
RAM
电路的数据存储稳定性已经成为一个引人关注的问题。而利用
IG-finFET
多变的工
作方式，
基于
IG-finFET
的
SRA
M
六管单元，
能够减少静态和动态功耗，
降低延迟，
同时提高
数据存储稳定性和集成度。
关键字：
IG-
finfET TG-finfET SRAM
功耗
读取稳定性
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1
新型器件结构的必要性和工艺实现
C
MOS
工艺的发展主要体现在器件尺寸的不断减小上，
而在此过
程中，
不断增加的亚阈值
电流和栅介质泄露电流成为了阻碍
CMOS
工艺进一步发展的主要因素。与传统的体硅
MOSFET
相比，
finFET
器件在抑制亚阈值电流和栅漏电流方面有着绝对的优势。
finFET
的双栅或半环
栅和薄的体硅会抑制短沟效应，
从而减
小亚阈值漏电流。
短沟效应的抑制和栅控能力的增强，
使得
finFET
器件可以使用比传统更厚的栅氧化物。
这样，
finFET
器件的栅漏电流也会减小。
而且，
finFET
器件的体硅一般是轻掺杂
甚至不掺杂的，因此，同传统的单栅器件相比，载流
子迁移率将会得到提高。
finFET
器件取代传统体硅器件将是必然。
finFETs for Nanoscale CMOS Digital
Integrated Circuits
一文对
finFE
T
器件的工
艺流程进行了简单的介绍，如下所示：
图
1
finFET
器件的简单工艺流程
可以看出，
这种
finFET
工艺是在
SOI
的基
础上进行的。
其大概流程是这样的：
首先是源
< br>漏及沟道的图形定义；然后长栅氧和栅；再进行源漏注入和电极生长。可以看出，
finFET
工
艺流程与体硅器件相比也并不是很复杂。
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2
finFET
器件结构和电学特性
这
部分将对
finFET
器件的物理和电学特性做一个介绍。
本文中的
finFET
< br>均为对称结构，如图
2
所示。这是
Independent-Gate and Tied-Gate
FinFET
SRAM Circuits: Design Guidelines for Reduced Area
and Enhanced
Stability
一文中提到的两种结构。
图
2
：
finFET
结构
(a)TG-finFE
T
的
3D
模型。
(b)IG-finFET
的
3D
模
型。
(c)IG-finFET
的俯视图（沟道长度
32nm
）
。
图
2
中
(a)
为
TG-
finFET
，它的栅是连为一体的，所以名叫
tied-
gate finfET
。
(b)
为<
/p>
IG-finFET
，它的栅中间有绝缘体隔离，它的前栅（
front gate
）和后栅（
back
gate
）是独
立的，互不干扰，所以叫
independent-gate finFET
。
FinFET Circuit Design
一文中也提到了
类似的两种
finfET
。
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图
3
：
finFET
结构
(a)SG-finFE
T
的
3D
模型。
(b)IG-finFET
的
3D
模
型。
这篇文献把
IG-
finFET
叫做
shorted-gate
FinFET
，而且其
IG-finFET
也与前面提到的
略有不同——它的前后栅不是通过绝缘体隔离，而是直接去掉了顶部
的栅，从而起到了隔离
作用，但基本结构和原理是一致的。
<
/p>
finFET
的宽度
W
< br>有垂直栅结构决定
（见图
2
）<
/p>
。
对于一个只有一个
fin
的
TG-finFET
晶体
管，它的最小宽度
Wmin
是
Wmin = 2
×
Hfin +
tsi
这里，
Hfin
是
finFET
的
fin
的
高度，
tsi
是体硅的厚度，如上图所示。
Hfin
是
Wmin
的
主要决定因素，因为
tsi
总是很小。当晶体管不
止拥有一个
fin
时，它的总的宽度
W
total
是
Wtotal = n
×
Wmin =
n
×
(2
×
Hfin + Tsi)
IG-finfET
两个独立的栅使其有不同的工作方式。
（
1
）
TG
模式：双栅连在一起，在相同
电压下工作
；
(2)
低功（
LP
）耗模式（
low-power mode
）
：前栅接输入信号而后栅极接无效
信号（对于<
/p>
N-finFET
，接地；对于
P-fi
nFET
，接高电平）
，以减少漏电流，降低功耗
(3) IG
模式：在这种模式下，前栅接输入信号，而后栅接任意的信号，
对器件特性进行调控。
TG
工
作模式下
的两个栅极所接信号一致，所以，跟单栅工作模式相比，有较低的栅阈值电压
Vth
。
不同工作模式下的输出特性曲线如图
4<
/p>
所示。其中
Vgfs
是前栅（
front
gate
）和源端的电势
差，
Vgbs
是后栅（
b
ack gate
）和源端的电势差。
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图
4
32nm
的
IG-finfET
NMOS
器件的输出特性
图
图
5 LP
模式下反相器的功耗和延迟与
Vgbs
的关系
< br>
其中，
IG
模式下的反相器功
耗和延迟与
Vgbs
的关系如图
5
所示，
可以进一步看出
Vgbs
对器件和电路性能的调控。
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3 finFET SRAM
单元
本部分将分别介绍
TG-
finFET
和
IG-finFET
SRAM
单元电路。
（
1
）标准
TG-finFET
SRAM
单元
对于标准
TG-finFET SRAM
单元
，
可以考虑两个不同尺寸的
TG
-finFET SRAM
单元
（
SRAM-
TG1
和
SRAM-TG2
）
，如图
6
所示。
SRA
M-TG1
中的六个晶体管都是最小尺寸，这对于提
高集成度很
有利。然而，为了获得足够的抗干扰能力和读取稳定性，下拉管应该至少有两个
fin<
/p>
。但是这样就引发了高的漏电流功耗和大的电路面积。
图
6
：
TG-
finFET
SRAM
单元（
a
）
SRAM-TG1:
所有管子均是最小尺
寸（
b
）
SRAM-TG2:
下拉
管均有两个
fin
。
（
2
）
IG-
finFET SRAM
单元
利用
IG-finFET
的不同工作模
式下的器件特性，可以对
SRAM
单元进行改进。
IG-finFET
SRAM
单元与
TG-finFET
SRAM
进行比较，静态漏电流功耗将得到减小，同时数据稳定性和电
< br>路集成度得到提高。与
TG-finFET
SRAM
单元不同，两个
IG-finFET
SRAM
单元的所有晶体管
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均只有一个
fin
。如图
7
所示：
图
7
：
IG-
finFET SRAM
单元（
a
）<
/p>
SRAM-IG1.
（
b
）
SRAM-IG2.
在
SRAM-
IG1
单元中，下拉管是
TG-finFET
< br>，上拉管和存取管是工作在
LP
模式下的
IG-finFET
。
存取管此时就成为高阈值电压器
件。
在读取过程中，
直接读取机制引发的失调会
被抑制，而不必增大管子的尺寸。这样，在最小尺寸的前提下，数据稳定性得到了提高，关
态漏电功耗也减小了。
在
SRAM-
IG2
单元中，构成反相器的管子均是
TG-
finFET
，而存取管是
IG-
finFET
。
IG-finFET
的
栅阈值电压可以通过选择性的栅偏压进行调制。
SRAM-IG2
提供了两种数据存取
机制。存取管的后栅被一个读或写信号（
RW
）控制，另前栅被一个单独的写入信号控制（
W
）
。
SRAM-IG2
的工作方式如下：在非存取状态下，
RW
和
W
信号均是低电平。在读取时，
R
W
是高，
W
是低。若节点
1
存储“
0
”
，
BL
通过
N3
和
N1
放电；若节点
2<
/p>
存储“
0
”
，<
/p>
BLB
通过
N2
和
N4
放电。
存取管
< br>N3
和
N4
与
< br>N1
和
N2
相比阈值电压高，<
/p>
导通电阻高。
存取管电流减小。
外
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