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Veirlog
常用语法与句法
?
块
Module---endmodule
顺序模块
begin---end
和同时执行模块
fork---
join
如
fork
#dout=din
join
相对开始延时一
个时间单位
?
信号：
连线
（
wire
）
、
寄存器
（
reg
[5:0]
）
、
6
‘
b000000.
整型
（
integer
）
、<
/p>
实型
（
real
）
和时间
（
time
< br>如
‘
timescle
10ns/10ns
）
双向（
inout
）
。
?
敏感信号的操作
always @(posedge sclk or
negedge
rst )
或者
always @(posedge sys_clk
，
negedge rst)
新版本
2001
或者如
always @ *
out<=a+b;
新版本
2001
?
assign clk =
Mega_cnt[4]
assign
{cout,sum} = ina+inb+cin;
?
i
nit
ial
块语句预
always
语句类似
，不过在程序中它只执行
1
次就结束了
如
initial
begin
out =8'b00110000;
end
?
参数型
parameter
IDLE =2'b01;
parameter
常量定义关键字
?
模块调用和构建
如
module top
ram #(10,8)
ram1(input1,
…
output1
…
output2);
endmodule
或用元件例化实现：与门例化一个
3
输入端与门
and
myand3(y,a,b,c);
?
标量：一位宽的
< br>wire
或
reg
型数据，矢量
：指定范围位宽的
wire
或
reg<
/p>
型数据。
三
Verilog
HDL
的词法
1
）
、常数：未知
x
和高阻
z
。
b
（二进制）
，
d
（十进制）
，
< br>h
（十六）
，
o
（八进制）
。
2
）
、
1.
算术操作符
+
（加）
、
-
（减）
、
*
（乘）
、
/
（除）
、
%
（求余）
。
2.
逻辑操作符
&&
（逻辑与）
、
||
（逻辑或
）
、
！
（逻辑非）
3.
位运算：
~
（按位取反）
、
&
（按位与）
、
|
（按位或）
、
^
（按位异或）
、
^~
或
~^
（按位同或）
。
4.
关系操作符：
< br><
（小于）
、
<=
（小于等于）
、
>
（大于）
、
>=
（大于等于）
< br>。
5.
等式操作符：
==
（等于）
、
！<
/p>
=
（不等于）
、
===
（全等）
、
！
< br>= =
（不全等）
。结果也是
1
位逻辑值
6.
缩减操作符：
&
（与）
、
~&
（与非）
、
|
（或）
、
~|
（或非）
、
^
（异或）
、
^~
或<
/p>
~^
（同或）
。运算结果有
1
位
1
或
< br>0
。设
A
= 8’b11010001
，则
&
A
= 0
（在与缩减运算中，只有<
/p>
A
中的数字全为
1
时，结果才为
1
）
；
7.
转移操作符：
>>
（右移）
、
<<
（左移）
，操作数
>> n
8.
条件操作符：？
操作数
=
条件
？
<
/p>
表达式
1
：表达式
2
；
9.
位并接操作符：
｛｝
格式为｛操作数
1
的某些位，操作数
< br>2
的某些位，
…
，操作数
n
的某些位｝
10
系统任务
$$
?
?
用于门级描述关键字包括：
not
（非门）
、
a
nd
（与门）
、
nand
（与非门）
、
or
（或门）
、
nor
（或非门）
< br>、
xor
（异或门）
、
xnor
（异或非门）
、
buf
（缓冲器）以及
bufif1
、
bufif0
、
notif1
、
notif0
等各种三态门。
case
语句
case
(
表达式
)
选择值
1
:
语句
1;
---
选择值
n :
default :
语句
n+1;
endcase
if
else
?
循环语句包含
for
语句、
repeat
语句、
while
语句和
forever
语句
4
种。
for
语句的语法格式为
n;
begin
out = 0;
for (n = 0; n <
8; n = n + 1) out =out ^ a[n];
n;
always
@(a)
begin
end
n = 0;
repeat(size)
begin
@(a)
integer
always
?
?
repeat
语句
out = 0;
out =out ^ a[n];
end
task
语句
task
语句用来定义任务。任务类似高级语言中的子程序，
repeat
（循环次数表达式）
语句；
integer
task
任务名
;
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