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微型计算机原理与接口技术课程设计
课
题
并行通讯的中断设计
< br>学院
(
部
)
电子与控制工程学院
专
业
建筑设施智能技术
班
级
学生姓名
学
号
12
月
24
日至
1
月
6
日共
两
周
指导教
师
(
签字
)
2011
年
1
月
4
日
摘要
计算
机与外部进行信息交换的方式有两种，
一种是并行通信，
另一<
/p>
种是串行通信。
并行通讯以字节或字为单位进行数据传送，
两个功能
模块间有多位数据同时进行数据传送，速度快，效率高。在系
统与外
设进行信息交换时，并行通讯起到了重大的作用。
本次课程设计主要在于设计出一个利用中断完成并行通讯系统。
此<
/p>
系统主要由
8086
系统与
8255
可编程并行接口。
此次课设在于培养我们的动手能力与考察我们对书本上的知
识
掌握的熟练程度。如何正确的运用
8086
< br>，
8255
成为本次实验的关键
所在。
关键字：
并行通信
8255
芯片
目录
一
引言
二
正文
（一）
设计方案的论证
（二）
硬件的设计
（三）
软件的设计
（四）
试验及测试情况
三
参考文献
四
附页：
一
源程序清单
二
电路接线图
引言
随着科技的进步，
信息化的程度在人们的生活中也越来越得到完善
与提高。在计算机中数据的传送
是交流的基础，因此在计算机中，通
讯显得尤其重要。
本次的课
程设计中，
主要考察我们如何运用芯片完
成通信。
这是我们为我们下一步更加深入的了解微型计算机与应用微
型计算机打下坚实
的基础，本次课设有着重大的意义。
本次课程设计，我组主要应用的是
8
255
芯片，
8086
指令系统与等<
/p>
一系列芯片元件进行连接与实现功能。
设计中，
我们将面对一些较为棘手的
问题。
比如如何正确的进行程
序编程，
如何合理的进行各元件之间的连接，
如何正确的运用中断信
号进
行中断指令等等问题。
但我们将秉着正确对待知识的态度，
努力
研究，抓紧时间完善课设，尽自己最大的努力达到课程设计的要求。
总而言之，这次课程设计对
我们的知识要求有着一定的高度与深
度。知识上的准备归结只要有如下三点：
1
、总结性地复习
80
86
的中断系统；
2
、精通掌握中断控制器
8259A
的原理和编程；
3
、
精通掌握串
行通讯接口芯片
8251
或并行通讯接口芯片
< br>8255
之一。
正文
一
设计方案的论证
总述：在中断技术的
综合应用设计中，为了验证中断在并行或串行通信中的运
用，本小组在认真熟悉掌握课本
内容后，积极四处查找有关资料，尽量充分准
备，以力求在现有的知识水平下深刻理解，
小组成员多次交流自己所掌握的知
识和设计理念。灵活运用在众多方案中择优选取合适的
式样验证方案。
方案一
并行接口是实现并行通信的接口。
其数据传送方向有两种：
单向传送
（只作为输入口或输出
口）
< br>，双向传送（皆可作为输入口，也可作为输出口）
。而并行接口可以很简单，如锁
存器或
三态门；也可以很复杂，如可编程接口芯片。本次使用的
8255
是
Intel
公司生产的为<
/p>
X86
系列
CPU
配套的可编程并行接口芯片。所谓可编程，就是通过软件的方式来设定芯片的工
作方式
。
8255
的通用性较强，使用灵活，是一种典型的可编程并行
接口。本次试验设计也
可采用模拟打印机的工作过程来表示由
8
255
输出的
8086
发送来的数据。
方案二
Intel
8250
是专用于异步通
信的可编程串行接口芯片，具有很强的串行通信能力和灵活的可
编程性能，在微机中的运
用极为广泛。运用
8086CPU
与
8
250
及部分外设验证其可进行串
行通信，如示波器，
LED
灯等来表示由
8250
输出的
8086
发送来的数据。已达到串行通信
的目的。
方案三
由于
proteus
在仿真
8086
中对
8259A
的支持不完善，
因此可以考虑绕开
8259
< br>而
使用不可屏蔽中断来完成数据传送。故在这种设计中使用不可屏蔽中断来完成<
/p>
并行通讯的中断设计，
而且在
8086
的
NMI
端接
入由一个开关控制的高电平，
每
按下一次产生一个中断，其中<
/p>
8086
作为
CPU
而
8255
作为并行通信的接口其中
外设使用黄色
LED
灯且在其输出线上并接一个七段数码管，
以显示每次中断后
8255
所输出的数值。
最终方案选择
通过比较以上三个方案
的各种难易程度，
及小组成员知识水平的掌握程度，
以及
对查阅的方案的权衡比较。
方案一中只有
82
55
与
8086
的链接使用但是过于简
单
不足一完整的表现并行通行，方案二中使用
8250
，而小组成员对此芯片的掌握
不如对
8255<
/p>
的掌握使用，且为串行通信使用过程较为复杂，程序设计不易进行
故放弃
8250
串行通信的设计，
方案
三
明显方案三较为成熟明显，
程序设
计思路
清晰，
且并行通信的掌握较为成熟，
故选用方案三，
来实现并行通讯的中断设计
的方案。
二
硬件的设计
1.
主要应用器件参数与功能介绍
<
/p>
（
1
）
8086
CPU
的外部引脚及功能
A16-A19/S3-S6
：地址，状态复用的引脚，三态输出。在
8086
< br>执行
指令的过程中，某一时刻从这
4
个引脚上送出地址的最高
4
位
A1
6-A19
；而在另外时刻，这
4
个引
脚送出状态信号
S3-S6
。这些状
态
信号里，
S6
恒等于
0
，
S5
指示中断允许标志位
I
F
的状态，
S4,S3
的组合指示
CPU
当前正在使用的段寄存器，其编码如下。
S4
0
0
S3
0
1
当前正在使用的
段寄存器
S4
1
1
S3
0
1
当
前<
/p>
正
在
使
用
的
段寄存器
CS<
/p>
或未使用任何段
寄存器
ES
SS
DS
A8-A15:
中
< br>8
位地址信号，三态输出。
CPU
寻址内存或者接口时，
从这些引脚送出地址
A8-A15
。
AD0-AD7
：地址，数据分时复用的双向信号线，三态。当
ALE=1
时，这些引脚上传输的是地址信号；
DEN=0
时，这些因脚上的输出
信号是数据信号。
ALE
：地址锁存信号，三态输出，低电平有效。
READY
：外部同步控制输入信号
，高电平有效。它是由被访问的
内存货
I/O
< br>设备所发出的信号响应，当其有效时，表示
I/O
设备或
者
储存器已经准备好了，
CPU
可以进
行数据传送。
< br>弱存储器或
I/O
设备没有准备好，
则使
READY
信号为低电平。
C
PU
在
T3
周期采样
< br>READY
信号，
若其为低，
C
PU
自动插入等待周期
TW
（一个或者
多个）
，
直到
READY
变为高电平后
CPU
才脱离等待状态，
完成数据传送过程。
INTR
：可屏蔽中断请求信号，高电平有效。
CPU
在每条指令的最
后一个周期采样该信号，
以决定是否进入中断响应周期。
这个引脚上
的
中断请求信号可用软件屏蔽。
<
/p>
NMI
：非屏蔽终端请求输入信号，上升沿触发。这个引脚上的中
断
请求信号不能用软件屏蔽，
CPU
在
当前指令执行结束进入中断过程。
REST:
系统复位输出信号，高电平有效。为使
CPU
内部复位过程，
该信号至少要在
4
个周期内保持有效。复位后
CPU
内部存储器的状
态如下表所示。当
REST
返回低电平时，
CPU
将重新启动。
内部存储器
CS
DS
SS
ES
内容
FFFFH
0000H
0000H
0000H
内部存储器
IP
FLAGS
其余寄存器
指令队列
内容
0000H
0000H
0000H
空
HOLD
：总线保持请求信号输入，高电平有效。当某一总线主控设
备要占用系统总线时，通过此引脚向
CPU
提出请求。
HLDA
：
总线保持响应信号输出，
< br>高电平有效。
这是
CPU
对
HOLD
请求的响应信号，当
CPU
收到有效的
HOLD
信号后，就对其做出响<
/p>
应：一方面使
CPU
的所有三态输出的地
址信号，数据信号和相应的
控制信号变为高阻状态（浮动状态）
；同时输出一个有效的
HLDA
，
表示
处理器现在已放弃对总线的控制。当
CPU
检测到
HOLD
信号变
低后，就立即使
HLDA
变低，同时恢复对总线的控制。
CLK
：时钟信号输入引脚。
VCC
：
5V
电源输入引脚
GND
：地线
（
2
）
8255
的外部引线及功能
D0-D7:
双向数据线。用来传送数据
RD:
读信号线，低电平有效。
RD
与其他信号线一起实现对
8255
接
口的读操作，通常系统总线的
IOR
信号。
WR
：写信号，低电平有效。当系统系统信号经译码产生低电平是<
/p>
选中
8255
芯片，使能够对
8255
进行操作。
A0,A1
：口地址选择信号。
8255
的内部包括独立的输入
/
输出端口（
A
口，
B
口和
C
口）以及
一个控制寄存器。
A0,A1
地址信号经片内译码可产生
4
个有效地
址，
分别对应
A,B,C
这三个口和内
部控制寄存器。
具规定如下表。
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