-
2017
年数字
IC
设
计工程师招聘面试笔试
100
题附答案
1
：
什么是同步逻辑和异步逻辑？（汉王）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没
有固定的因
果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，
并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的
状态将一直保持到下一个时钟脉冲的到来，此时
无论外部
输入
X
有无变化，状
态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器
外，还可以
使用不带时钟的触发器和延迟元件作为存储元件
,
电路
中没有统
一的时钟，电路
状态的改变由外部输入的变化直接引起。
2
：
同步电路和异步电路的区别：
同步电路：存储电路中所有触发器的时钟输入端都接同一个时
钟脉冲源
,
因
而所有触发器的状态的变化都与所加的时钟脉冲信号
同步。
异步电路：电路没有统一的时
钟
,
有些触发器的时钟输入端与
时钟脉冲源相
连，只有这些触发器的状态变化与时钟脉冲同步，而<
/p>
其他的触发器的状态变化
不与时钟脉冲
同步。
3
：
时序设计的实质
:
时序设计的实质就是满足每一个触发器的建
立
/
保持时间的要求。
4
：
建立时间与保持时间的概念？
< br>
建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必
须保持不变
的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必
须保持不变
的最小时间。
5
：
为什么触发器要满足建立时间和保持时间
？
因为触发器内部数据的形成是需要一定的时间的，如果不满足
建立和保持
时间，触发器将进入亚稳态，进入亚稳态后触发器的
输
出将不稳定，在
0
和
1
之间变化，这时需要经过一个恢复时间，其
输出才能稳定，但稳定后的值并不
一定是你
的输入值。这就是为什
么要用两级触发器来同步异步输入信号
。这样
做可以防止由于异步
输入信号
对于木级时钟可能不满足建立保持时间而使本级
触发器产
生的亚稳态传播到后而逻辑中，导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为
触发器的
D
端像一个锁存器在接受数据
，为了稳定的设置前级门的
状态需要一段稳定时
间；需要保持时间是因为在时钟沿到来之后，
触发
器要通过反馈来锁存状态，
从后级门传到前级门需要时间。
<
/p>
6
：
什么是亚稳态？为什么两级触发器可
以防止亚稳态传播
?
这也是一个异步电路同步化的问题。
亚稳态是指触发器无法在
某个规定的时<
/p>
间段内到达一个可以确认的状态。使用两级触发器来
使异步电路同步化的电路其
实叫做“一位同步器”
,
他只能用来对
_
位异步信号进行同
步。两级触发器可防止
亚稳态传播的原理：假设
第一级触发器的输入不满足其建立保持时间，它在第一
个脉冲沿到
来后输出的数据就为亚稳态，
那么在下一个脉冲
沿到来之前，
其输
出
的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据
必须满足第二级
触发器的建立时间，如果都满足了，在下一个脉冲
沿到来时，第二级触发器将不
会出现亚稳态，因
为其输入端的数据
满足其建立保持时间。同步器有效的条件：
第一级触发器进入亚稳
态后的恢复时
间
+
第二级触发器的建立时间
v
=
时钟周期。
更确切地说，输入脉冲
宽度必须大于同步时钟周期与第一级触发器
所需的保持
时间之和。最保险的脉冲宽度是两倍同步时钟周期。所
以，这样的同步电路对
于从较慢的时钟域来的异步信号进入较快的
时钟域比较有效，对于进入一个较
慢的时钟域，
则没有作用。
7
：
< br>系统最高速度计算
(
最快时钟频率
)
和流水线设计思想：
同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电
路处理数据
的时间间隔越短，电路在单位时间内处理的数据量就
愈
大。假设
Teo
< br>是触发器
的输入数据被时钟打入到触发器到数据到达
<
/p>
触发器输出端的延时时
|0j(Tco=Tsetpup+Tho
ld)
；
Tdelav
是组合逻
辑的延时；<
/p>
Tsetup
是
D
触发
器的建立时间。假设数据己被时钟打入
D
触发器，那么数据到达第一个触发器
的
Q
输出端需要的延时时间
是
Teo,
经过组合逻辑的延时时间为
Tdelay,
然后到
达第二个触发
器的
D
端，
耍
希望时钟能在第二个触发器再次被稳定地打入触发
器，
则时钟的延迟必须大于
Tco+Tdelay+Tsetup,
也就是说最小的时
钟周期
Tmin =Tco+Tdelay+Tsetup,<
/p>
即最快的时钟频率
Fmax
=1/Tmin
o
FPGA
开
发软件也是通过这种方法来计算系统最高运行速
度
Fmaxo
因为
Teo
和
Tsetup
是由具
体的器件工艺决定的，故设计
电路时只能改变组合逻辑的延迟
时
间
Tdelay,
所以说缩短触发器
间
组合逻辑的延时时间是提高同步电路速度的关键
所在。由于
_
般同
步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须
满足<
/p>
最大延时要求。故只有缩短最长延时路径，才能提高电路的工作
频
率。可
以将较大的组合逻辑分解为
较小的
N
块，通过适当的方法平
均分配组合逻辑，
然后在中间插入触发器，并和原触发器使用相同<
/p>
的时钟
,
就可
以避免在两个触发
器之间出现过大的延时，消除速度
瓶颈，这样可以提高电路的工作频率。这就
是所谓”流水线”技术的
基木设计思想
,
即原设计速度受限部分用一个时钟周期
实现，采用
流水线技术插入触发器后，可用
N
个时钟周期实现
，因此系统的工
作速度可以加快，吞吐量加大。注意，流水线
设计会在原数据通路
上加入延
时，另
外硬件而积也会稍有增加。
8
：
时序约束的概念和基本策略
?
时序约束主要包括周期约束，偏移约束，静态时序路径约束三
辿。通过附
加时序约束可以综合布线工具调整映射和布局布线<
/p>
,
使
设计达到时序要求。
附加时序约束的一般策略是先附加全局约束，然后对快速和慢
速例外路径
附加专门约束。附加全局约束时，首先定义设计的所
有
时钟，对各时钟域内的
同步元件进
行分组，对分组附加周期约束，
然后对
FPGA/CPLD
输入输出
PAD
附加偏移约束、对全组合逻辑
的
PAD TO PAD
路径附加约束
。附加专门
约束时，首先约束分组之
间的路径，然后约束快、慢速例外路径和多周期路
径，以及其他特
殊路径。
9
：
附加约束的作用？
1
：
提高设计的工作频率（减少了逻辑和布线延时）；
2
：
获得
正确的时
序分析报告；（静态时序分析工具以约束作为判断时序是
否满足设计要求的标
准，因此要求设计者正确输入约束，
以便静态
时序分析工具可以正确的输出时
序报告）
3
：
指定
FPGA/CPLD
的
电气标准和引脚位置。
10
：
FPGA
设计工程师努力的方向：
S
OPC,
高速串行
I/O,
低功耗，可
靠性，可测试性和设计验证流程
的优化等方而。
随着芯片工艺的提高
，芯片容量、集成度都在增加，
FPGA
设
计也
朝着高速、高度集成、低功耗、高可靠性、高可测、
可验证性发展。
芯片
可测、可验证，
正在成为复杂设计所必备的条件，尽量在上板
之前查出
bug,
将
发现
bu
g
的时间提前，这也是一些公司花大力气
设计仿真平台的原因。另外随
着单板功能的提高、成本的压力，低
< br>
功耗也逐渐进入
FPGA
设计
者的考虑范
围，完成相同的功能下，考
虑如何能够使芯片的功耗最低，据说
altera,
xilinx
都在根据自己的
芯片特
点整理如何降低功耗的文档。高速串行
10
的应用，也丰
富了
FPGA
的应
用范围，象
xilinx
的
v2pro
中的高速链路也逐渐被应用。
11<
/p>
：
对于多位的异步信号如何进行同步？
对以一位的异步信号可以使用“一位同步器进行同步”（使用两级
触发
器），而对于多位的异步信号，可以采用如下方法：<
/p>
1
：
可以采
<
/p>
用保持寄存器
加握手信号的方法（多数据，控制，地址）；
2
：
特殊
的具体应用电路结构，
根据应用的不同而不同；
3
：
异步
FIFOo
（最
常用的缓存单元是
DPRAM
）
12
：
FPGA
和
CPLD
的区别？
项
于
基
程序
圜
專
存储
erm
z( e
>z
bl
Ta
up
ok Lo
查
龄
表
集成
度
低
完成控制逻辑
慢
咼
能完成比较复杂的算
法
快
？
？
速度
其他
资源
保密
性
<
/p>
PLL
、
RAM
和乘法器
等
可加密
一般不能保密
13
：
锁存器
(latch)
和触发器
(flip-
flop)
区别？
电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电
平锁存器，
用于不同时钟之间的信号同步。
有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上
升沿触发和
下降沿触发。可以认为是两个不同电平敏感的锁存器
串
连而成。前一个锁存器
决定了触发
器的建立时间，后一个锁存器则
决定了保持时间。
14
：
FPGA
芯片内有哪两种存储器资源？
FPGA
芯片内有两种存储器资源：一种叫
BLOCK
RAM,
另一种
是由
LUT
配置成的内部存储器
(
也就是分布式
RAM)
。
BLOCK
RAM
由一定数量固
定大小的存储块构成的，使用
BLOCK RAM
资
源
不占用额外的逻辑资源，并
且速度快。但是使用的时候消耗的
BLOCK
RAM
资源是其块大小的整数倍。
1
5
：
什么是时钟抖动
?
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化
,
也就是说时
钟周期在不同的周期上可能加长或缩短。它是一个平
均
值为
0
的
平均变量。
16
：
FPGA
设计中对时钟的使用？（例如分频等）
FPGA
芯片有固定的时钟路由，这些路由能有减少时钟抖动和
偏差。需要
对时钟进行相位移动或变频的时候，一
般不允许对时钟
进行逻辑操作，这样不
仅会增加时钟的偏差和抖动，还会使时钟带
上毛刺。一般的
处理方法是采用
FPGA
芯片自带的时钟管理器如
PLLQLL
或
DCM,
或者把逻辑转换到触发器的
D
输入（这
些也是
对时钟逻辑操作的替代方案）。
17
：
FPGA
设计中如何实现同步时序电路的延时？
首先说说异步电路的延时实现：异步电路一半是通过加
buffer
、
两级与非
门等来实
现延时（我还没用过所以也不是很清楚），但这
是不适合同步
电路实
现延时的。在同步电路中，对于比较大的和特
殊要求的延时，一半通过高速时
钟产生计数器，通过计数器来控制
延时；对于比较小的延时，可以通过触发器
打一拍，不过这样只能
延迟一个时钟周期。
18
：
FPGA
中可以综合实现为
RAM/ROM/CAM
的三种资源及其
注
意事
项？
三种资源：
BLOCK RAM,
触发
器
（
FF
）
,
查找表
（
LUT
）
；
注意事项：
1
：
在生成
RAM
等存储单元时，应该
首选
BLOCK RAM
资源；其
原因有
二：第一：使用
BLOCK
RAM
等资源，可以节约更多的
FF
和
4
?
LUT
等底
层可编程单元。使用
BLOCK
RAM
可以说是“不用口
不用”，是
最大程度发
挥器件效能，节约成本的一种体现；第二：
BLOCK RAM
是一种可以配置的硬
件结构，其可靠性和速度与用
LUT
和
REGISTER
构建的存储器更有优势。
2
：
弄清
< br>FPGA
的硬件结构，合理使用
BLOCK
RAM
资源；
3
：
分析
BLOCK
RAM
容量，高效使用
BLOCK
RAM
资源；
4
：
分布式
RAM
资源（
DISTRIBUTE
RAM
）
19
：
Xilinx
中与全局时钟资源和
DLL
相关的硬件原语：
常用的与全局时钟资源相关的
Xilinx<
/p>
器件原语包括：
IBUFG,IBUF
GDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,
DCM
等。关于各个器件原语的解释可以参考《
FPGA
设计指导准则》
p50
部
分。
20
：
HDL
语言的层次概念？
HDL
语言是分层次的、类型的，最常用的层次概念有系统与标
准级、功能
模块级，行为级，寄存器传输级和门级。
系统级，算法级，
RTL
级（行
为级），门级，开关级
21
：
查找表的原理与结构
?
查找表
(look-up-
table)
简称为
LUT,
LUT
本质上就是一个
RAM
。目前
FPGA
中多使用
4
输入的
LUT,
所以每一个
LUT
可以
看成
一个有
4
位地址线的
16x1
的
RAMo
当用户通过原理图或
HDL
语言描述了一个逻辑电
路以后，
PLD/FPGA
开发软件会自动计
算逻辑电路的所有可能的结果，并把结
果事先写入<
/p>
RAM,
这样，每
输入一个信号进行逻辑运算就等于输入一个地址进
行查表，找出地
< br>
址对应的内容，然后输出即可
22
：
IC
设计前端到后端的流程和
EDA
工具？
设计前端也称逻辑设计，后端设计也称物理设计，两者并没有
严格的界
限，一般涉及到与匸艺有关的设计就是后端设计。
1
：
规格制定：
客户向芯片设计公司提出设计要求。
2
：
详细设计：芯片设计公司
(
Fab
less)
根据客户提出的规格
要求
，拿出
设计解决方案和具体实现架构，划分模块功能。
目前架构的验证一般
基于
systemC
语言，对价后模型的仿
真可以使用
systemC
的仿真工
具。例如：
CoCentric
和
Visual Elite
等。
3
：
HDL
编码
:
设计输入工具：
ultra ,
visual VHDL
等
4
：
仿真验证：
modelsim
5
：
逻辑综合：
synp
lify
6
：
静态时序分析：
synopsys
的
Prime Time
7
：
形式验证：
Synopsys
的
Formality.
23
：
寄生效应在
IC
设计中怎样加以克服和利用（
这是我的理解
,
原题好像是说，
IC
设计过
程中将寄生效应的怎样反馈影
响设计师的设计方
案）？
所谓寄生效
应就是那些溜进你的
PCB
并在电路中大施破坏、令
人头痛、
原因不明的小故障。它们就是渗入高速
电路中隐藏的寄生
电容和寄生电感。其
中包括由封装引脚和印制线过长形成的寄生电
感；焊盘到地
、焊盘到电源平而
和焊盘到印制线之间形成的寄生电
容；通孔之间的相互影响，以及许多其它可
能的寄生效应。
理想状态下，导线是没有电阻，电容和电感的。而在实际中，
导线用到了
金属铜，它有一定的电阻率，如果导线足够长，积累
的
电阻也相当可观。两条
平行的导线
，如果互相之间有电压差异，就
相当于形成了一个平行板电容
器
（你想象一下）。通电的导线周围
会形成磁场（特别是电流变化时），磁场会
产生感生电场，会对电
子的移动产生影响，可以说每条实际的导线包括?元器
件的
管脚都会
产生感生电动势，这也就是寄生电感。
在直流或者低频情况下，这种寄生效应看不太出来。而在交流
特别是高频
交流条件下，影响就非常巨大了。根据复阻抗公式，
电
容、电感会在交流情况
下会对电流
的移动产生巨大阻碍，也就可以
折算成阻抗。这种寄生效应很
难克服，也难摸到。只能通过优化线
路，尽量使
用管脚短的
SMT
元器件来减少其影响，要完全消除
是不
可能的。
24
：
用
flip-flop
和
logic-gate
设计
个
1
位加法器，输入
carryin
和
current-stage,
输出
carryout
和
next-stage?
carryout=carryin*current-
stage
；
与门
next-
stage=carryin
,
*current-stage
+carryin*current
?
stage
：
与门
,
非
门，或门
(
或者异或门
)
module(clk,current-stage,carryi n,next-
stage,carryout);
input elk,
current
?
stage,carryin;
output next-
stage
5
carryout;
always@(posedge elk)
carryout<=carryi n¤t-
stage;
n
extstage<=
25
：
设计一个自动饮料售卖机，饮料
10
分钱，硬
币有
5
分和
10
分
两种，并考虑找零，
1
?画出
fsm
(
有限状态机
)
2
?用
verilog
编程，语法
要符合
FPGA
设计的要求
3
?设计工程中可使用的工具及设计大致过程
?
设计过程
:
1
、
首先确
定输入输出，
AT
表示投入
10
分，
BT
表示投入
5
分，
丫
=<
/p>
1
表示弹
出饮料，
Z=1
表示找零。
2
、
确定电
路的状态，
S0
表示没有进行投币，
S
1
表示已经有
5
分硬
< br>
币
O
3
、画出状态转移图。
module sell(clk,rst,a,b,y,z);
input clk,rst,a,b;
output
y,z;
parameter s0=0,s1 =1;
reg state,next_state;
always@(posedge elk)
begin
if(!rst)
state<=sO;
else
state<=n ext_state;
end
always@(a or b or
estate)
begin
begin
y=o
；
z=o
；
case(state)
s0: if(a==1
&&b==0)
else if(a==0&&b==1)
begin
next_state=sO; y=1;
end
else
n
ext_state=sO;
s1: if(a==1 &&b==0)
begin
n ext_state=s0;y=1;
end
else if(a==0&&b==1)
n ext_state=s1;
next_state=sO; y=1 z=1; end
else
n ext_state=sO;
default: next_state=sO;
endcase
end endmodule
扩展：设计一个自动售饮料机的逻辑电路。它的投币口每次只能投
入一枚五角
或一元的硬币。投入一元五角硬币后给出饮料；投入两
元硬币时给出饮料并找
回五角。
1
、
确
定输入输出，投入一元硬币
A=1,
投入五
角硬币
B=1,
给
< br>出饮料丫
=
1,
找回
五角
Z=1
；
2
、
确定电
路的状态数，投币前初始状态为
SO,
投入五角硬币为
S1,
投入一元硬币为
S2
。画出转该转移图
,
根据状态转移图可
以写成
Verilog
代码。
00/00
00/00
AB/YZ
26
：
什么
是”线与”逻辑，要实现它，在硬件特性上有什么具体要求？
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要
用
0C
门
来实
现
,
由于不用
0C
门可能使灌电流过大，而烧坏逻辑门
.
同
< br>
时在输出端口应加
一个上拉电阻。
0C
门就是集电极开路门。
od
门
是
漏极开路门。
< br>27
：
什么是竞争与冒险现象？怎样判断
?
如何消除
?
在组合电路中，某一输入变量经过不同途径传输后，到达电路
中某一汇合
点的时间有先有后，这种现象称竞争；由于竞争而使
电
路输出发生瞬时错误的现
象叫做冒
险。
(
也就是由于竞争产生的毛
刺叫做冒险
)
。
判断方法：代数法
(
如果布尔式中有相
反的信号则可能产生竞争和
冒险现象
)
；卡
诺图：有两个相切的卡诺圈并且相切处没有被其他
卡诺圈包围，就有可能出现竞
争冒险；实验
法：示波器观测；
解决方法：
1
：
加滤波电容，消除毛刺的影响；
2
：
加选通信号，避
开毛刺；
3
：
增加冗余项消除逻辑冒险
。
门电路两个输入信号同时向相反的逻辑电平跳变称为竞争；
<
/p>
由于竞争而在电路的输出端可能产生尖峰脉冲的现象称为竞争冒险。
如果逻辑函
数在一定条件下可以化简成
Y
二
A+A'
或
< br>Y
二
AA'
则可以判
断存在竞争冒险现象
(
只是一个变量变化的情况
)
。
消除方法，接入滤波电容，引入选通脉冲，增加冗余逻辑
28
：
你知道那些常用逻辑电平
?TTL
与
COMS
电平
可以直接互连吗
?
常用逻辑
电平：<
/p>
TTL
、
CMOS
、
LVTTL
、
LVCMOS
、
ECL (Emitter Coupled
Logic)
、
PECL (Pseudo/Positive
Emitter Coupled Logic) > LVDS (Low Voltage
Differential Signaling) > GTL
(Gunning Transceiver
Logic)
、
BTL (Backplane
Transceiver
Logic)
、
ETL
(enhanced transceiver
logic)
、
GTLP (Gunning
Transceiver Logic Plus)
；
RS232
、
RS422>
RS485 (12V, 5V,
3.3V)
；
也有一种答案是：常用逻辑电平
:
12V, 5V,
3.3V
。
TTL
< br>和
CMOS
不可以直接互连，由于
TTL
是在
0.3-3.6V
之间，
而
CMOS
则是有在
12V
的有在
5V
的。
CMOS
输岀接到
TTL
是可以直
接互连。
TTL
接到
CMOS
需要在输出端口加一上拉电阻接
到
5V
或
者
12V
。
用
CMOS
可直接驱动
TTL;
加上拉电阻后
,
TTL
可驱动
CMOS.
上拉电阻用途：
1
、
当
TTL
电路驱动
COMS
< br>电路时，如果
TTL
电路输出的高电平低
于
COMS
电路的最低高电
平
(
一般为
3.5V),
这时就需要在
TTL
的输出端接上拉电
阻，以提高输出高电平的值。
2
、
OCN
电路必须加上拉电阻，以提高输出的高电平值。
3
、
为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电
阻。
4
、
在
COMS
芯片上，为了防止静电造成损坏，不用的管脚不能悬
空，一般接
上拉电阻产生降低输入阻抗，提
供泄荷通路。
5
、
芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号
的噪声容限
增强抗干扰能力。
6
、
提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电
磁干扰。
7
、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电
阻匹配，有
效的抑制反射波干扰。
上拉电阻阻值的选择原则包括：
1
、
从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流
小。
2
、
从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3
、
对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上
三点
,
通常
在
1k
到
10k
之间选取。对下拉电阻也有类似道理。
OC
< br>门电路必须加上拉电阻，以提高输出的高电平值。
OC
H
电路要输岀
“1”
时才需要加上拉电
阻不加根本就没有高电平
在有时我们用
OC
门作驱动（例如控制一个
LED
）
灌电流工作时就
可以不加上拉电阻
总之加
上拉电阻能够提高驱动能力。
29
：
IC
设计中同步复位与异步复位的区别？
同步复位在时钟沿变化时，完成复位动作。异步复位不管时钟
,
只要复位信
号满足条件，就完成复位动作。异步复位对复位信号
要
求比较高，不能有毛刺，
如果其与
时钟关系不确定，也可能出现亚
稳态。
30
：
MOORE
< br>与
MEELEY
状态机的特征
?
Moore
状态机的输出仅与当前状
态值有关，且只在时钟边沿到来
时才会有
状态变化。
Mealy
状态机的输出不仅与当前状态值有关，而且与当前输入值
有关。
31
：
多时域设计中，如何处理信号跨时域？
不同的时钟域之间信号通信时需要进行同步处理，这样可以防
止新时钟域
中第一级触发器的亚稳态信号对下级逻辑造成影响。
信号跨时钟域同步：当单个信号跨时钟域时，可以采用两级触
发器来同
步；数据或地址总线跨时钟域时可以采用异步
FIFO
来实
现时钟
同步；第三种方
法就是采用握手信号。
32
：
说说静态、动态时序模拟的优缺点？
< br>
静怂?血
/
卢分術是采用穷尽
分析方法来提取出整个电路存在的所
有时序路
径
,
计算信号在这些路径上的传播延时，检查信号的建
立
和保持时间是否满足时
序要求，通
过对最大路径延时和最小路径延
时的分析，找出违背时序约束
的错
误。它不需要输入向量就能穷尽
所有的路径，且运行速度很快、占用内存较少，
不仅可以对芯片设
计进行全而的时序功能检查，而且还可利用时序分析的结果来
优化
设计，因此静态时序分析己经越来越多地被用到数字集
成电路设计
的验证
中。
动怂旳
7
兀勦僦是通常的仿真，因为不可能产生完备的测试向<
/p>
量，覆盖门
级网表中的每一条路径。因
此在动态时序分析中，无法
暴露一些路径上可能存在
的时序问题；
33
：
一个
四级的
Mux,
其中第二级信号为关键信号如何改善
timing.?
关键：将第二级信号放到最后输出一级输出，同时注意修改片
选信号，保证其优先级未被修改。（为什么？）
34
：
给出一个门级的图，又给了各个门的传输延时
，问关键路径是什
么，还问给出输入
,
使得输出依赖于关键路径？
关键路径就是输入到输出延时最大的路径，找到了关键路径便
能求得最大时钟频率。
35
：
为什么一个标准的倒相器中
P
管的宽长比要比
N
管的宽长比大
?
和载流子有关，
P
管是空穴导电
，
N
管是电子导电，电子的迁
移率大于空穴，同样的电场下，
N
管的电流大
于
P
管，因此要增大
P
管的宽长比，使之对称，这样才能使得两者上升时间下降时间相
等、高低电平
的噪声容限一样、充电放电的时间相
等。
36
：
用
mos
管搭出一个二输入与非门？
v
数字电子技术基础（第五版）＞
92
页
与非门：上并下串
或非门：上串下并
图
3. 3.27 CMOS
与菲门<
/p>
上开
ESH
图
3.3.28
CMOS
或非门
37
：
画出
NOT,NAND,NOR
的符号，真值表，还有
transistor level
（晶体管级）的电路？
v
数字电子技术基础（第五版）＞
<
/p>
117
页一
134
页
38
：
画出
CMOS
的图，画出
tow-to-one mux
gate
?（威盛
VIA
2003.11.06
上海笔试试题）
?
Y
二
SA+SB<
/p>
利用与非门和反相器
,
进行变换后
Y=
（（
SA
）
*
（
S
,
A
）
T
，
三
＞
个与非门，一个反相
器。也可以用传输门来实现数据选择器或者
是异或门。
Y
?
A'B*A3
桜
B
空为
C
较空
&
了教
样送
择泾
Y
?
A3AC
B
-------- --------------
TG,
39
：
用一个二选一
< br>
mux
和一个
inv
实现异或
?
其中
:<
/p>
B
连接的是地址输入端，
A
和
A
非连接的是数据选择端
,
F
对应
的
的是输出端，使能端固定接地置零
(
没
有画出来
).
丫二
BA'+B'A
利用
4
选
1
实现
F(x,y,z)=xz+yz
,
<
/p>
F(x,y,z)=xyz+xy'z+xyz'+x'yz'=xy'0+x'yz'+
xy'z+xy1
Y=ABD0+AED1 +ABQ2+ABD3
所以
D0=0, D1=z
D2=
乙
D3=1
40
：
画出
CMOS
电路的晶体管级电路图，实现
Y=A*B+C(D+E).(tt
兰微电
子
)
？
画出
Y=A*B+C
的
CMOS
电路图，画出
Y=A*
B+C*D
的
CMOS
电
路图。
利用与非门和或非门实现
Y=A*B
+C(D+E)=((AB
5
)(CD)
5
(CE)T
三个两输入与非门，一个三输入
与非门
Y=A*B+C=
((AB)
,
C
,
)
一个反相器，两个两输入与非门
Y=A*B+C*D=((AB)
,
(CD)T
三个两输入与非门
41
：
用与非门等设计全加法器？
(
华为<
/p>
)
《数字电子技术基础》
192
页。
S = (ABCr
^AB
r
CI
+A
r
BCl + AB
CP)
f
CO =
+/TC/')'
通过摩根定律化成用与非门实现。
42
：
A,B,C,D,E
进行投票，多数服从少数
,
输出是
F
（也就是如果
A,B,
C,D,E
中
1
的个数比
0
多，那么
F
输出为
1,
否则
F
为
0
）
,
用与非
门实现，输入数目没有限制？（与非?与非形式）
先画出卡诺图来化简，化成与或形式，再两次取反便可。
43
：
画出一种
C
MOS
的
D
锁存器的电路图和版图
?
o
触发找（透明
O4S
锁“群）
< br>
也可以将右图中的与非门和反相器用
CMOS
电路画出来。
44
：
LATCH
< br>和
DFF
的概念和区别？
45
：
latch
< br>与
register
的区别，为什么现在多用
register.
行为级描述
中
latch
如何产生的？
latch
是电平触发
‘regist
er
是边沿触发
‘register
在
同一时钟边
沿触发下动
作，符合同步
电路的设计思想，而
latch
则属于异步电路
设计，往往会导致时序
分析困难，不适当的应用
latch
则会大量浪费
芯片资源。
46
：
用
D
触发器做个二分频的电路？
画出逻辑电路？
module
div2(clk,rst
5
clk_out);
in put clk,rst;
output reg
clk_out;
always@(posedge elk)
begin
if(!rst)
clk_out <=0;
else
clk_out
v=
?
clk_out;
end
en dmodule
现实工程设计中一般不采用这样的方式来设计，二分频一般通过
DCM
来实现。通过
DCM
得到的分频信号没有相位差。
>CLK
Q
或者是从
Q
端引岀加一个反相器。
47
：
什么是状态图？
状态图是以几何图形的方式来描述时序逻辑电路的状态转移规
律以及输出与输入的关系。
48
：
用你熟悉的设计方式设计一个可预置初值的
7
进制循环计数
器
,15
进制的呢？
module counter7(clk,rst
」
oad,data
5
cout);
in put clk,rst,load; input [2:0] data;
output reg [2:0] cout;
always@(posedge
elk)
begin
if(!rst)
coutv=3'dO;
else if(load)
cout<=data;
else
if(cout>=3'd6)
8utv=3'dO;
else
coutv=cout+3'd1;
end
en dmodule
49
：
你所知道的可编程逻辑器件有哪些？
PAL, PLA, GAL, CPLD, FPGA
50
：
用
Verilog
< br>或
VHDL
写一段代码
,
实现消除一个
glitch
(
毛刺
)
？
将传输过来的信号经过两级触发器就可以消除毛刺。
(
这是我自己
采用的方式：
这种方式消
除毛刺是需要满足一定条件的，并不能保
证一定可以消除
)
module(c
lk
5
data,q_out)
in
put elk,data;
output reg q_out;
reg q1
；
always@(posedge elk)
begin
q1<=data;
q_out<=q1;
end endmodule
51
：
SRAM,FALSH
MEMORY,DRAM, SSRAM
及
SDRAM
的区
别？
SRAM
：
静态随机存储器，存取速度快，但容量小，掉电后数据会
丢失，不像
DRAM
需要不停的
REFRESH,
制造成本较高，通常用
<
/p>
来作为快取
(CACHE)
记
忆体使用。
FLASH
：
闪存，存取速度慢，容量大，掉电后数据不会丢失
DRAM
：
动态随机存储器，必须不断的重新的
加强
(REFRESHED)
电位差量，
否则电位差将降低至无法有足够的能量表现每一个记忆
单
位处于何种状态。价格
比
SRAM
便宜
，但访问速度较慢，耗电量
较大，常用作计算机的内存使用。
S
SRAM
：
即同步静态随机存取存储器。对于
< br>SSRAM
的所有访问都
在时
钟的
上升
/
下降沿启动。地址、数据输
入和其它控制信号均于时
钟信号相关。
SDRAM
：
即同步动态随机存取存储器。
52
：
有四种复用方式，频分多路复用，写出另外三种
？
四种复用方式：频分多路复用
(<
/p>
FDMA)
，时分多路复用
(TDMA),
码分多路复用
(
< br>CDMA),
波分多路复用
(
W
DMA)
。
53
：
ASIC
设计流程中什么时候修正
Setup time
violation
和
Hold time
violation?
如何修正？解释
setup
和
hold time
violation,
画
图说明，并
说
明解决办法。（威盛
VIA2003.11.06±
海笔试试题）
见前而的建立时间和保持
时间，
violation
违反，不满足
54
：
给出一个
组合逻辑电路，要求分析逻辑功能。
所谓组合逻辑电路的分析，就是找出给定逻辑电路输出和输入
之间的关
系，并指出电路的逻辑功能。
分析过程一般按下列步骤进行：
1<
/p>
：
根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑
函数表达
式。
2
：
根据输出函数表达式列出真值表；
3
：
用文字概括处电路的逻辑功能
；
55
：
如
何防止亚稳态？
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的
状态。当一
个触发器进入亚稳态时，既无法预测该单元的输出电
平
,
也无法预测何时输出才
能稳定在
某个正确的电平上。在这个稳定期
间，触发器输出一些中间级
电平，或
者可能处于振荡状态，并且这
种无用的输出电平可以沿信号通道上的各个触发器
级联式传播下去。
< br>
解决方法：
1
降低系统时钟频率
2
用反应更快的
FF
3
引入同步机制，防止亚稳态传播（可以采用前面说的加两级触发
器）。
4
改善时钟质量，用边沿变化快速的时钟信号
56
：
基尔霍夫定理的内容
基尔霍夫定律包括电流定律和电压定律：
电流定律：在集总电路中，在任一瞬时，流向某一结点的电流之和
恒等于由该结
点流出的电流之和。
<
/p>
电压定律：在集总电路中，在任一瞬间，沿电路中的任一回路绕行
一周，在该回路上电动势之和恒等于各电阻上的电压降之和。
57
：
描述反馈电路的概念，列举他们
的应用。
反馈，就是在电路系统中，把输出回路中的电量（电
压或电流）输
入到输入回路
中去。
-
-
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