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D触发器设计

作者:高考题库网
来源:https://www.bjmy2z.cn/gaokao
2021-02-09 08:12
tags:

-

2021年2月9日发(作者:federer)


要求:采用


0.25um


CMOS

< p>
工艺(


SPICE


模型,


BSIM3.1


)设计一个基于传输门


结构的

< br>D


触发器,要求该


D


触发器带有 异步高电平置位。



1)


< p>
HSPICE


仿真验证该


D


触发器功能的正确性。



2)


利用< /p>


HSPICE


仿真得出该


D


触发器的建立时间、


保持时间和传输延时的值,


假< /p>



D


触发器的负载是该

< br>D


触发器的数据输入端。



3)


请优化该


D


触发器的晶体管尺寸,使建 立时间最小。



4)


优化尺寸使传输延时最小。



仿真过程中,


输入信号和


clock


的跳变沿


(


上升沿时间和下降沿时间


)


统一为


0.2ns



如下面的


clock


的例子:







vclk clock 0 pulse (0 2.5 0 0.2n 0.2n 4.8n 10n)


建立时间定义含混,难以精确确定。一般减 小寄存器数据到


clock


的时间不会使


输出立刻出错,但它会使输出延时增大,所以一般建立时间的定义有两种方法:




(b)


1



定义成时钟之前数据输入必须有效 的时间。


(但有效的含义是什么,


难以精确

确定)



2


、定义成使

< p>
D-Clk


时间差与


tc-q

延时的和最小时寄存器的工作点。这一点使触


发器的延时总开销最小。即图


(b)


中斜率


45


度的 点。


X


轴和


Y


轴等比例!




在全定制设计中这个值 可以比较接近出错点,


但在半定制标准单元设计中,


寄存


器的建立时间和保持时间定义成相对


tcq


增 大一个固定百分比时(一般为


5%




数据


-


时钟的时间差。


注意,


这些曲线在


0-1


和< /p>


1-0


翻转时不同,


因此


0



1


值得

< br>建立时间和保持时间是不一样的,


另外建立时间和保持时间还和时钟与数据的斜< /p>


率有关,在非线性模型中用一个二维表格表示。



在本练习中,


采用第二种建立时间定义方法。


假定都采 用使输出延时比原来增大


5%


的时间点作为建立时间。分别测量 输出“


1


”和输出“


0


”的不同的建立时间。



保持设计的定义与此相似


,


,同样用输出延时增加


5%


作为定标点。





主从


D


触发器电路图:



































1


建立时间指信号


D



clk


上升沿之前必须稳 定的时间。


传输延迟指从


QM


到达


Q


的时间;保持时间指信号


D



clk


上升沿之后必须保持稳定的时间。




1


)从图


1


可以看出,建立时间的路径为


I1

< p>


T1



I3

< p>


I2


,忽略时钟反相器的


延时。建立时间:


tsetup=3tp_inv+tpd_tx



优化:


由于


clk


的扇出较多,负载比较大,所以


clk


的两个本地反相器采用大的尺寸


wn=2u



wp=4u


以提高驱动能力。

< p>
I1


为数据输入管,采用中等尺寸


wn=1.2u



wp=2.4u


< br>T1


提供合适的驱动。


I3


的负 载接两个反相器,所以尺寸不宜太小,


wn=1.2u



wp=2.4u


。对于上升电路其负载为


T2 ,


为减小上升延时,


T2


设置为最< /p>


小尺寸。此外


I4


也是作为负载端也应将 其管子都设为最小尺寸。




2


)传输延时为信号通过


T3



I6


的时间,传输时间为


tcd=tpd_inv+t pd_tx




优化:



传输延时为从


Qm


到达


Q


的时间。数据传输 到


I2


的同时也传输到了


I4,


所以


I4



clk< /p>


的上升沿就稳定了。


I5


可看作为输出的 负载,所以


I5


采用最小尺寸。


I6< /p>



I5


和下一级


D


触发器的数据输入端,


所以


I6


尺寸不能过小,


wn=1.2u



wp=2.4u



故为了能更好地驱动


I6



T3


也不采用最 小尺寸,


wn=0.5u



wp=0. 5u





3



D



clk


上升沿后必须稳定,



D



clk


都经过一个反相器后到达

< br>T1



所以输入


的变化不会比< /p>


clk


更快到达


T1

,保持时间为


0


,即


thold= 0




优化前


D


触发器的仿真波形


:





1



0


翻转传输时间和建立时间的测量如图:




传输时间


Tcqf

< br>平均为


313ps


,增大为


1. 05


倍为


329ps


,此时对应的建立 时间


Tsetf=129ps.



0< /p>



1


翻转传输时间和建立时间的测量如图 :




局部放大图:



传输时间


Tcqr


平均为


343p s


,增大为


1.05


倍为


361ps


,此时对应的建立时间


Tsetr=12 0ps.



0



1


翻转保持时间和传输时间的测量如图:








Tcq





274ps






1.05




287ps










间< /p>


Thold=-86.4ps.


优化后


D


触发器的仿真波形:



< p>
0



1


翻转传输时间和建 立时间的测量如图:




传输时间


Tcqr


平均为


222ps


,增大为


1.05


倍为


234 ps


,此时对应的建立时间


Tsetr=118ps.



1



0


翻转传输时间和建立时间的测量如图:


-


-


-


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