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1
查看捕捉点设置是否正确
.08
工艺为
0.1,06
工艺为
0.05,05
工艺为
0.025.
2
Cell
名称不能以数字开头
.
否则无法做
DRACULA
检查
.
3
布局前考虑好出
PIN
的方向和位置<
/p>
4
布局前分析电路
，完成同一功能的
MO
S
管画在一起
5
对两层金属走向
预先订好。一个图中栅的走向尽量一致，不要有横有竖。
6
对
pin
分类
,vdd,vddx
注意不要混淆
,
不同电位
(
衬底接不同电压
)
的
n
井分开
.
混合信号的电路尤其
注意这点
.
7
在正确的路径下
(
一般是进到
~/opus)
打开
icfb.
8
更改
cell
时查看路径
,
一
定要在正确的
library
下更改
,
以防
copy
过来的
< br>cell
是在其他的
library
下
,
被改错
.
9
将不同电位的
N
井找出来
.
10
更改原理图后一定记得
check and save
11
完成每个
cell
后要归原点
12
DEVICE
的
个数
是否和原理图一至
(
有并联的管子时注意
)
；
各
DEVICE
的尺寸是否和原理图一至。
一般在拿到原理图之后，会对布局有大概的规划，先画
DEVICE
，
(DIVECE
之间不必用最小间距
,
根据经
验考虑连线空间留出空隙
)
再连线。画
DEVICE
后从<
/p>
EXTRACTED
中看参数检验对错。对每个
< br>device
器
件的各端从什么方向
,
什么位置与其他物体连线
必须
先有考虑
(
与经验及
floorplan
的水
平有关
).
13
如果一个
cell
调用其它
cell
，被调用的
cell
的
vssx,
vddx,vssb,vddb
如果没有和外层
cell
连起来，
要打上
PIN,
否则通不过
diva
检查
.
尽量在布局低层
cell
时就连起来。
14
尽量用最上层金属接出
PIN
。
15
接出去的线拉到
cell
边缘
< br>,
布局时记得留出走线空间
.
16
金属连线不宜过长；
17
电容一般最后画，在空档处拼凑。
18
小尺寸的
mos
管孔可以少打一点
.
19 LABEL
标识元件时不要用
y0
层，
mapfile
不认。
20
管子的沟道上尽量不要走线
;M2
的影响比<
/p>
M1
小
.
21
电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联
.
22
多晶硅栅不能两端都打孔连接金属。
23
栅上的孔最好打在栅的中间位置
.
24 U
形的
mos
< br>管用整片方形的栅覆盖
diff
层
,
不要用
layer generation
的方法生成
U
形栅
.
25
一般打孔最少打两个
26 Contact
面积允许的情况下
,
能打越多越好
,
尤其是
input/output
部分
,
因为电流较大
.
但如果
con
tact
阻值远大于
diffusion
则不适用
.
传导线越宽越好
,
因为可以减少电阻值
,
但也增加了电容值
.
27
薄氧化层是否有对应的植入层
28
金属连接孔可以嵌在
diffusion
的孔中间
.
29
两段金属连接处重叠的地方注意金属线最小宽度
30
连线接头处一定要重叠，画的时候将该区域放大可避免此错误。
31
摆放各个小
CELL
时注意不要挤得太近，没有留出走线空间。最后线只能从
DEVICE
上跨过去。
32 Text2,y0
层只是用来做检查或标志用
,
不用于光刻制
造
.
33
芯片内部的电源线
/
地线和
ESD
上的
电源线
/
地线分开接
;
数模信号的电源线
/
地线分开。
34 Pad
的
pass
窗口的尺寸画成整数
90um.
35
连接
Esd
电路的线不能断，如果改变走向不
要换金属层
36 Esd
电路中无<
/p>
VDDX,VSSX,
是
VDDB,VS
SB.
37 PAD
和
ESD
最好使用
M1
连接，宽度不小于
20um;
使用
M2
连接时
,pad
上不用打
VIA
孔
,
在
ESD
电路上打。
38 PAD
与芯片内部
cell
的连线要从
ESD
电路上接过去。
39 Esd
电路的
SOURCE
放两边，
DRAIN
放中间。
40
ESD
的
D
端的孔到
< br>poly
的间距为
4,S
端到<
/p>
poly
的间距为
^+0.2.
防止大电流从
D
端进来时影响
< br>poly.
41 ESD
的
p
mos
管与其他
ESD
或
POWER
的
nmos
管至
少相距
70um
以上。
42
大尺寸的
pmos/nmos<
/p>
与其他
nmos/pmos(
非
powermos
和
ESD)
< br>的间距不够
70um
时
,
但最好不
要小于
50um,
< br>中间加
NWELL,
打上
NTA
P.
43 NWELL
和
PTAP<
/p>
的隔离效果有什么不同
?NWELL
较深
,
效果较好
.
44
只有
esd
电路中的管子才可以用
2*2um
的孔
.
怎么判断
ESD
电路？上拉
P
管的
D/G
均接
VDD,S
接
PAD;
下拉
N
管的
G/S
接
VSS,D
接
PAD.
P/N
管起二极管的作用
.
45 <
/p>
摆放
ESD
时
n
mos
摆在最外缘
,pmos
在内
.
46
关于匹配电路，放大电路不需要
和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环
境一样。
匹配分为横向，纵向，和中心匹配。
1221
为纵向匹配，
12
为中心匹配（把上方
1
转到下方
1
时，上方
2
也达到下方
2
位置）
21
中心匹配最佳。
47
尺寸非常小的匹配管子对匹配画法要求不严格
.4
个以上的匹配管子
,
局部和整体都匹配的匹配方式最
佳
.
48
在匹配
电路的
mos
管左右画上
dummy,
用
poly,poly
的尺寸与管子尺
寸一样
,dummy
与相邻的第一
个<
/p>
poly gate
的间距等于
poly
gate
之间的间距
.
49
电阻的匹配，例如
1
，
2
两电阻需要匹配，仍是
1221
等
方法。电阻
dummy
两头接地
vss
x
。
50 Via
< br>不要打在电阻体
,
电容
(pol
y)
边缘上面
.
51 05
工艺中
resistor
层只是做检查用
52
电阻连线处孔越多
< br>,
各个
VIA
孔的电阻是并联关
系
,
孔形成的电阻变小
.
53
电阻的
dummy
是保证处于边缘的电阻与其他电阻蚀刻环境一样
.
54
电容的匹配，值，接线，位置的匹配。
55
电阻连接
fuse
的
pad
的连线要稍宽
,<
/p>
因为通过的电流较大
.fuse
的容丝用
最上层金属
.
56
关于
powermos
①
powermos
一般接
pin
，要用足够宽的金属线接，
②
几种缩小面积的画法。
③
栅的间距？无要求。栅的长度不能超过
100um
57 Power mos
要考虑瞬时大电流通过的情况
,
保证电流到达各处的路径的电阻相差不大
.
(
适应所有存在
大电流通过的情况
).
58
金属层
dummy
要和金属走向一致，即如果
M2
横走，
M2
的
dummy
也是横走
向
59
低层
cell
的
pin,label
等要
整齐
,and
不要删掉以备后用
.
60
匹配电路的栅如果横走，之间连接用的金属线会是竖走，
用金属一层，和规定的金属走向一致。