-
一：
SDRAM
类高速器件布线规则
通用基本法则：
（
< br>1
）
DDR
和主控芯片尽量靠近
（
2
）高速
约束中设置所有信号、时钟线等长
(
最多允许
< br>50mil
的冗余
)
，所有信号
、时钟线长度不超过
1000mil
（
3
）尽量
0
过孔，元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视
地层看不到与信号线交叉的地层分割线。
这样的话<
/p>
200M
的
DDR
基本上是没有太大问题。其它的一些
3W
20H
法则能做到就尽量做到吧
时钟
信号：
以地平面为参考，
给整个时钟回路的走线提供一个完整的
地平面，
给回路电流提供一个
低阻抗
的
路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照
这种约束来进行布线。
所有的
DDR
差
分时钟信号都必须在关键平面上走线，
尽量避免
层到层的转换<
/p>
。
线宽和差分间距需要参考
DDR
控制
器的实施细则，信号线的
单线阻抗应控制
在
50
～
60
Ω
，差分阻抗控制在
100
～
120
Ω
。时钟信号到其他信号应
保持在
20mil
以上的距离来防止对其他信号
的干扰。
蛇形走线
的间距不应小于
20
mil
。
串联终端电阻
RS
值在
15
～
33
Ω
，可选的并联终端电阻
RT
值在
25
～
68
Ω
，具体设定的阻值还是应该依据
< br>信号完整性仿真
的结果。
数据
信号组：
以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在
50
～
60
Ω
。线宽要求参考
实施细则。与其他非
DDR
信号间距至少
隔离
20 mil
。长度匹配按字节通道为单位进行设置，每字节通道内数据
信号
DQ
、数据选通
DQS
和数
据屏蔽信号
DM
长度差应控制在±
25
mil
内
(
非
常重要
)
，不同字节通道的信号长度差
应控制在
1
000
mil
内。
与相匹配的
DM
和
DQS
串联匹配电阻
RS
值为
0
～
33
Ω
，并联匹配终端电阻
RT
值为
25
～
68
Ω
。如果使用电阻排的方式匹配，则数据电阻排内不应有其他
DDR
信号。
地址和命令信号组
：
保持完整的地和电源平面。特征阻抗控制在
50
～
60
Ω
。信号线宽参考
具体设计实施细
则。信号组与其他非
DDR
信号间距至少保持在
20 mil
以上。组内信号应该与<
/p>
DDR
时钟线长度匹配，差距至少控
制在
25 mil
内
。串联匹配电阻
RS
值为
O
～
33
Ω
，并联匹配电阻
RT
值应该在
25
～
68
Ω
。本组内的信号不要和
数据信号组在同一个电阻排内。
控制信号组：
控制信号组的信号最少，
只有时钟使能和片选两种信号。
仍需要有一个完整的地平面和电源平
面作参考。串联匹配电阻
< br>RS
值为
O
～
< br>33
Ω
，并联匹配终端电阻
R
T
值为
25
～
68
Ω
。为了防止串扰，本组内信号
同样也不能和数据信号在同一个电阻排内。
-
-
-
-
-
-
-
-
-
上一篇：MTL-STD-1916抽样方案
下一篇：ad画pcb板教程