-
南昌航空大学学士学位论文
1
绪论
1.1
引言
随着科技的发展及战争的需要，
战车、舰船、飞机等武器平台上电子设备越来越
多，
越来越复杂
，
于是将电子设备按一定的协议联网加以有效地综合，
使之达到
资源
和功能共享已成为必然的要求。
电子综合的支撑技术是联网
技术，
而武器平台上的联
网技术不同于一般的局域网络技术，它
特别强调网络的可靠性和实时性
[1]
。
1553B
总
线最初是在七十年代末为适应飞机的发展由美国
提出的飞机内部电子系统联网标准，
其后由于它的高可靠性和灵活性而在其他的机动武器
平台上也得到了较广泛的应用。
MIL-STD-1553B
是
70
年代发展起来的
“
飞机内部时分制指令响应式多路传输数
据总线”
,
它具有可靠性高、速度快、反应灵敏、
双冗余等特点
,
特别适用于快速反应
武
器系统
[2]
。
虽然其传输速率只有<
/p>
1Mbit/s,
但它并没有因后来发展起来的高速网遭淘
汰
,
而是随微电子技术和计算机技术的发展
而不断提高。
世界上许多集成电路公司和
厂家都不断开发和生产
集成度更高、
通用性更强的
1553B
总线系列器件。
这些器件优
化了
155
3B
总线通讯接口
,
减轻了主机的通讯
负担
,
从而提高了系统的可靠性
[3]
。
1.2
国
内外
1553B
总线研究发展状况及涉及领域
< br>
随着时代的发展，
对
于增加飞机推力、
改善气动性能等技术的成熟，
航空系统设
计任务的重点，逐渐集中在飞机内部的电子设计上。与此同时，信息工程、计算机技
术、
控制技术、
电子技术都有了长足的进步。<
/p>
航空电子综合化技术就是在这样的背景
下产生的
< br>[3]
。技术的核心问题是实现信息采集、处理、分配、存储的一个系统。
MIL-STD-1553B
多路总线是综合化航空电子系统设备间的
数据交换纽带，
它将所有的
综合化航空电子子系统连接在一起，
共同构成具有特殊性的分布式计算机网络，
从而
实现综合系统内部的信息共享和系统综合化控制。
航
空电子系统中，
不仅需要不同的硬件接口来应付不同的航空设备，
而且航空设
备内部接口连线也十分复杂和混乱，可靠性能也不高
[3]
。为了解决这个状况，提出了
在航空电子系统中使用数
据总线，
使得不同的航空电子设备之间能够互相通信。
美国
军方提出的
MIL-STD-1553B
数
据总线协议就是在航空电子综合化技术发展过程中形
成的现代航空机载系统设备互联的网
络接口标准。
从推出到现在，
经过三十多年的发
展，
1553B
总线技术也在不断的改进。目前
1553B
总线已经成为在航空航天领域占统
治地位的总线标准。
1
南昌航空大学学士学位论文
国内对
1553B
总线协议进行了
跟踪研究
,
制定了相应的国军标
GJ
B289A,
科研院
所和相关单位在这方面做了大量的工作，<
/p>
也取得了一定的成绩。
如成都恩菲特公司自
主研发的
eph31580
型芯片
[1]
。如图
1.2
所示：
图
1.1
成都恩菲特
eph31580
型芯片
1.3
本论文的研究内容及安排
从接口实现的具体功能出发，
采用自顶向下的设计思想，
结合大型可编程逻辑器
件的特点，提出了一种基于
FPGA
的
1553B
总线接口系统的
设计方法。对系统进行
了总体分析及结构设计，
使用硬件描述语
言
VHDL
对设计进行了描述，
最后在
FPGA
上进行了实现。
1553B
总线系统的关键核心部分是总线接口芯片，在充分检索相关资料
后，对
MIL-STD-1553B
数据总线协议进行分析研究
，设计基于
FPGA
的
1553B
总线控制器，
并要设计预留工作方式选择信号及控制信号，
以可将总线控制器、
远程终端接口、
总
线监视器结合起来以达到通用航空总线接口的功能。
完成相应的软件系统
语言程序最
后经综合和仿真验证后，在特定的
FPGA
中实现。
采取的设计步骤安排如下：
第
1
章：
主要阐述了
M
IL-STD-1553B
总线技术的国内外发展情况以及相关领域的运用。
第
2
章：
查找一些
MIL-STD-1553B
数据总线协议
的资料，
并对其进行初步的制定步骤。
第
3
章：结合相关书籍和设计方法对
1553B
总线接口提出总体的设计方案。
< br>第
4
章：
应用
< br>1553B
总线接口的具体设计与实现
FPGA
，
并最后对其中每个小模块的
设计作详细的设计
。
第
5
章：
1553B
总线接口试验分析，
主要介
绍总线接口芯片测试系统设计及其测试的
结果分析以及系统性能分析。
< br>
2
南昌航空大学学士学位论文
第
6
章：总结了本文的研究设计工作，并对将来进一步的工作做了展望。
2 MIL-
STD-1553B
数据总线协议简介
2.1
1553B
数据总线的应用和特点
由
于其传输速率高，
设备之间连接简单灵活，
噪声容限高，
通信效率高而且可靠，
为美军标所采用，
将其
作为机载设备相互通信的总线标准。
从推出到现在，
经过三十<
/p>
年的发展，
1553B
总线技术也在不断
的改进。
目前
1553B
总线已经成为
在航空航天领
域占统治地位的总线标准
[4]
< br>。
MIL-STD-1553B
的其可靠性、稳定性的特点，在美国等过早已得到认可，且对
1553B
的使用，已由军飞机的使用扩展到坦克、船舶、卫星、武器等领域。
图
2.1
1553B
航空总线的大体应用领域
综合起来
1553B
总线有以下几个优
良特点
[5][6]
：
(1)
实时性好，
1553B
总线的传输码速率为
1Mbps
，每条消息最多包含
32
个字，传输
一个固定不变的消息所需时间短
。
3
南昌航空大学学士学位论文
(2)<
/p>
合理的差错控制措施和特有的方式命令，
为确保数据传输的完整性
，
1553B
采用了
合理的差错控制措
施——反馈重传纠错方法。当总线控制器
BC
向某一终端
RT
发出
一个命令或发送一个消息时，
终端应在给定的响应时间内发回一个状态字，
如果传输
的消息有错，
终端就拒绝发回状态字，
由此报告上次消
息传输无效。
而方式命令不仅
使系统能完成数据通讯控制任务，
还能调查故障情况并完成容错管理功能。
(3)
总线效率高，
总线形式的拓扑结构对总线效率的要求比较高，为此
1553B
对涉及
总线效率指标的某些强制性要求如命令响应时间、
消息间隔时间以及每次消息传输的
最大和最小数据块的长度都有严格限制。
(4)
具有命令
/
响应以及“广播”通讯方式，
BC
能够以“广播”方式向所有
RT
发送
一个时间同步消息，这样总线上的所有消息传输都由总线控制器发出的指令来控制，
相关终端对指令应给予响应并执行操作。
这种方式非常适合集中控制的分布式
处理系
统。
2.2
编码方式
1553B
总线上数据是以双相曼彻斯特编码的方式传输的。
曼彻斯特码是一种广泛
应用于航空电子综合系统中的、
线数据传输的双极性码。
它在每个码位中点存在一个
跳变。
1
信号是一个由
l
到
0
的负跳沿，而
O
信号是由
0
到
1
的正跳沿。它本身包含
了自定时的信息，
因此它不需要独立的信道来传输位定时信息，
它可以直接从数据中
分离出定时时钟，
在传输
代码信息的同时，
也将时钟同步信号一起传输到对方，
每位
编码中有一跳变，不存在直流分量，因此具有自同步能力和良好的抗干扰性能
[7]
。
它是主要用在数据
同步传输中的一种编码方式。
图
2.2
给出了
ManehesterIx
编
码的方式
同时此种编码方式还能与变压器祸合相协调，
十分适合用在变压
器祸合形式，
长
度为
6m(20
英尺
)
左右的场合，在航空电子综合系统中，
它是最主要的编码形式
[8]
。
4
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图
2.2
Manehester11
编码
2.2.1
FPGA
的内部结构应用特点：
1<
/p>
）采用
FPGA
设计
ASIC
电路
(
专用集成电路
)
，用户不需要投片生产，就能得到
合用的
芯片。
2
）
FPGA
可做其它全定制或半定制
ASIC
电路的中试样片。
3
）
FPGA
内部有丰富的触发器和
I/O
引脚。
4
）
FPGA
是
ASIC
电
路中设计周期最短、开发费用最低、风险最小的器件之一。
5) FPGA
采用高速
CMOS
工艺，功耗低，可以与
CMOS
、
TTL
电平兼容
[9]
。
可以说，
FPGA
芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
FPGA
是由存放在片内
RAM
中的程序来设置其工作状态的，
因此，
工作时需要对
片内的
RAM
进行编程。用户可以根据不同的配
置模式，采用不同的编程方式。
加电时，
FPGA
芯片将
EPROM
中数据
读入片内编程
RAM
中，
配置完成后，
FPGA
进入工作状态。掉电后，
FP
GA
恢复成白片，内部逻辑关系消失，因此，
FPGA
能够
反复使用。
FPGA
的编程无须专用的
FPGA
编程器，只须用通用的
EPROM
、
PROM
编
程器即可。当需要修改
FPGA
功能时，只需换一片
EPROM
即可。这样，同一片
FPGA
，不同的编程数据，可以产生不同的电路功能。因此，
FPGA
的使用非常灵活。
2.3
硬件描述语言
(HDL)
5
南昌航空大学学士学位论文
硬件描述语言
HDL
（
Hardware
Description
Language
）是一种用形式化方法来描
述数字电路和数字逻辑系统的语言。
数字逻辑电路设计者可利用这种语言来描述
自己
的设计思想，然后利用
EDA
工具
进行仿真，再自动综合到门级电路，最后用
ASIC
或
FPGA
实现其功能
[7]
。
举个例子，在传统的设计方法中，对
2
输入的与门，我们可能需到标准器件库中
调个
74
系列的器件出来，但在硬件描述语言中，
“
&
”就是一个与门的形式描述，
“
C
= A & B
”就是一个
2
输入与门的描述。而“
and
”就是一个与门器
件
[10]
。
硬件描
述语言发展至今已有二十多年历史，当今业界的标准中（
IEEE
标准）主要
有
VHDL
和
Verilog HDL
这两种硬件描述语言。
2.3.1 VeriIog HDL
在数字电路设计中，<
/p>
数字电路可简单归纳为两种要素：
线和器件。
线是器件管脚
之间的物理连线；
器件也可简单归纳为组合逻
辑器件
（如与或非门等）
和时序逻辑器
件（如寄存器、锁存器、
RAM
等）
。
一个数字系统（硬件）就是多个器件通过一定的
连线关系组合在一块的。
因此，
Verilog HDL
的建模实际上就是如何
使用
HDL
语言对
数字电路的两种基本
要素的特性及相互之间的关系进行描述的过程。
随着
Verilog-
XL
算法的成功，
Verilog HDL
语言得到迅速发展。
1989
年，
Cadence
公司收购了
GDA
公司
，
Verilog
HDL
语言成为<
/p>
Cadence
公司的私有财产。
199
0
年，
Cadence
公司决定公开<
/p>
VerilogHDL
语言，
于是成立了
OVI
（
Open Verilog
International
）
组织，
负责促进
Verilog HDL
语言的发展。
基于
Verilog HDL
的优越性，
IEEE
于
1995
年制定
了
Verilog HDL
的
IEEE
标准，
即
Verilog HDL13
64-1995
；
2001
年发布了<
/p>
Verilog
HDL 1364-2001
< br>标准。
在这个标准中，
加入了
V
erilog HDL-A
标准，
使
V
erilog
有了模
拟设计描述的能力
[11][12]
。
Verilog HDL
< br>适合算法级
(Algorithm)
、寄存器传输级
(RTL)
、
逻辑级
(Logic)
、门级
(Gate)
和板图级
(Layout)
等各个层次的设计和描述
[11]
。具体如表
2.2
所示。
6
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表
2.2
不同层级的描述方式
设计层次
行为描述
结构描述
系
统
级
系统算法
系统逻辑图
寄
存
器
数据流程图、真值表
寄存器
A
LUROL
等
输
出
级
状态机
分模块描述
门
布尔方程
逻辑门触发器锁存器
级
真
值
表
构成的逻辑图
版
图
级
几何图形
图形连接关系
2.3.2 VHDL
语言
VHDL
语言能够成为标准化的硬件描述语言并获得广泛应用
，
它自身必然具有很
多其他硬件描述语言所不具备的优点
[1]
。归纳起来
VHDL
语言主要具有以下优点：
(1) VHDL
语言功能强大，设计方式多样
VHDL
语言具有强大的语言结构，
只需采用简单明确的
VHDL
语言程序就可以描
述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，
V
HDL
语言能够同时支持同步电路、
异步电路和随机电路的设
计实现
,
这是其他硬件描述语
言所不
能比拟的。
VHDL
语言设计方法灵活多样，既支持自顶向下
的设计方式，也
支持自底向上的设计方法；既支持模块化设计方法，也支持层次化设计方
法。
(2) VHDL
语言具有强大的硬件描述能力
[10]
VHDL
语言具有多层次的电路设计描述功能，既可描述系统
级电路，也可以描述
门级电路；
描述方式既可以采用行为描述、
寄存器传输描述或者结构描述，
也可以采
用三者的混合描述方式。同时，
VHDL
语言也支持惯性延
迟和传输延迟，这样可以
准确地建立硬件电路的模型。
VHDL
语言的强大描述能力还体现在它具有丰富的数
据类型。
VHDL
语言既支持标准定义的数据类型，也支持用户定义的数据类型
，这
样便会给硬件描述带来较大的自由度。
(3) VHDL
语言具有很强的移植能力
VHDL
语言很强的移植能力主要体现在：对于同一个硬件电路的
VHDL
语言
描述，
它可以从一个模拟器移植到另一个模拟器上、
从一个综合器移植到另一个综合<
/p>
器上或者从一个工作平台移植到另一个工作平台上去执行。
(4) VHDL
语言的设计描述与器件无关
采用
VHDL
语言描述硬件电路时，
设计人员并不需要首先考虑选择进行设计的
7
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器件。<
/p>
这样做的好处是可以使设计人员集中精力进行电路设计的优化，
而
不需要考虑
其他的问题。当硬件电路的设计描述完成以后，
VH
DL
语言允许采用多种不同的器
件结构来实现。
(5) VHDL
语言程序易于共享和复用
VHDL
语言采用基于库
(
library)
的设计方法。在设计过程中，设计人员可以
建立各种可再次利用的模块，
一个大规模的硬件电路的设计不可
能从门级电路开始一
步步地进行设计，
而是一些模块的累加。<
/p>
这些模块可以预先设计或者使用以前设计中
的存档模块，将这些模
块存放在库中，就可以在以后的设计中进行复用
[11]
。
由于
VHDL
语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，
因此它可以使设计成果在设计人员之间方便地进行交流和共享，
从而减小硬件电路设<
/p>
计的工作量，缩短开发周期。
2.3.3 veriIog HDL
和
VHDL
的比较
目前最主要的硬件
描述语言是
VHDL
和
Verilog
HDL
。
VHDL
发展的较早，语法<
/p>
严格，
而
Verilog HDL
是在
C
语言的基础上发展起来的一种硬件描述
语言、
语法较自
由
(
< br>目前
ASIC
设计多采用
Ver
ilog
语言
)
[10]
。
VHDL
和
Verilo
gHDL
两者相比，
VHDL
是一种高
级的描述语言，通常更适合行为级和
RTL
级的描述，可以用于
高级建模，
而
VerilogHDL
则
是一种比较低级的描述语言，更适合于
RTL
级，尤其是门级电
路的
描述，易于控制电路的资源。另外，从两种语言推进的过程来看，
< br>VHDL
语言偏重标
准化考虑，
而
Verilog
语言由于是在
Cad
ence
扶植下针对
EDA
工具开发的
硬件描述语
言，
因此，
跟
EDA
工具的结合更为密切。
学习
< br>VHDL
比学习
Verilog
难一些，
但
Verilog
自由的语法
也使得的初学者容易上手但也容易出错。
国外电子专业很多在本科阶段教
授
VHDL
，在研究生阶段教
Verilog
。从国内来看，
VHDL
的参考书很多，便于查找
资料，而
VerilogHDL
的参考书则很少，这给学习
Verilog
HDL
带来不少困难。结合
两者的优点，经常采用
VHDL
和
VerilogHDL
两种混合语言进行电子线路描述，使得
利用语言描述硬件的效果更佳
[12][13]
。
2.4 1553
字结构
1553B
总线协议规定，总线上数据是以曼彻斯特编码的字格式进行传输
的。协议
规定每次信息传输包括命令字、
数据字
(
指令字和状态字
)
等几种字
格式。
每种字的字
长为
20
位，因为总线数据传输速率是
1Mb1t/s
，所
以传输每一位需要
1us
的时间，传
输一个完整的字需要
20us
。这几种字格式的有效信息位是<
/p>
16
位，每个字的前
3
< br>位为同
8
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步位，用
来表示数据到来并区分为何种字类型。最后一位为校验位，
1553B
< br>协议规定
总线上传输的数据全部采用奇校验，
这种做法方
便各个终端设备的接口统一，
保证数
据传输的可靠性。
由发送端为数据进行补奇，
接收端进行奇校验。
数据是以曼彻斯特
编码的方式传输的。
同步头是判断数据类型和
捕获总线上数据的重要信息，
同步头总
共占用
< br>3
个数据位，
它的特点就是电平变化以
< br>1.5
个数据位为单位，
因此接收端只要判
断电平在
1.5
个数据单位变化就认为是同步头。<
/p>
同步头分为两种
:
前
1.5
个数据位为高
电平，后
1
.5
个数据位为低电平的同步头用来表示这个字为命令字
(
方式指令字
)
或者
状态字；
前
1.5
个数据位为低电平，
后
1.5
个数据位为高电平的同步头用
来表示这个字
为数据字
[15]
。
图
2.3 1553B
< br>总线命令字
/
数据字
/
状态字格式图
2.5
155B
总线的网络拓扑结构
MIL-STD-1553B
总线网络由终端、字系统和总线传输介质组成。终端是使数
据
总线和子系统相连接的电子组件。
字系统为多路数据总线上接
收数据传输服务的装置
9
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或功能单
位。
总线控制器
（
BC
）
是总线系统上传输的信息并有选择地提取信息以备后
用的终端。
1553B
总线系统
采用命令、响应式传输的操作方式。只有当总线控制器发出命
令后，远程终端才能做出响
应，也即远程终端永远是被动的，即使它想给
BC
或者给
别的
RT
发信息。
2.6
对于
BC
功能的
155B
工作模式
1553B
的三种工作模式：总线控制器（
B
us Controller
）
,
远程
终端（
Remote
Terminal
）
,
总线监控器（
Bus
Monitor
）。
其中总线控制器
（
BC
）：对
1553B
总线的控制和管理，也是所有信息传输动作的
发起者。任何时刻总线上只有一
个总线控制器，其负责发送命令、参与数据传输、接
收状态响应和检测总线系统。
2.7
155B
总线的传输方式和数据格式
155
3B
总线的传输速度是
1Mb/s
，采
用曼彻施特
II
型编码，半双工工作方式。
信号以串行数字脉冲编码调制（
PCM
）形式在数据总线上
传输。逻辑
1
为双极编码信
号
1/0
，即一个正脉冲继之一个负脉冲，逻辑
0
为双极编码信号
0/1
，即一个负脉冲
继之一个正脉冲
[14][15]
。<
/p>
图
2.4
155B
总线的传输方式
1553B
信息流由一串
1553B
消
息由命令字、数据字、状态字组成。所有
1553B
字都是
20bit
长，每一个字都应是：
3
为同步头
+16
位数据
/
命令
/
状态为
+1
为奇偶校
10
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验。同步
和奇偶校验位被
1553
硬件用在确定
1553
信息格式和数据错误的时候
[17]
< br>。
3
155B3
总线接口设计总体方案
3.1
1553B
数据总线系统的设计
总线系统原理工作硬件组成如图
3.1
（耦合器）
1553
协
接
口<
/p>
寄
议
处
理
存
器
及
通道
A
双
控
制
逻
器
通
辑
道
收
（耦合器）
发
通道
B
器
读写
RA
M
控制
C
P
U
双
端
口
存
储
器
da
宿
主
ad
机
接
口
cs
图
3.1
总线总体设计思路组成
1553B
总线接口主要包括
3
大模块，
双通道收发器、
1553B
协议处理器和接口寄
存器，以及使用
FPGA
的片内双口<
/p>
RAM
存储器。双通道收发器属于电平转换设备，不
能够在
FPGA
内部实现，可以用收发芯片等来完成
其功能。
1553B
协议处理器完成总
线控制器的主要功能。
CPU
处理器，
EPROM
，
RAM
，信道切换逻辑等
组成，完成接收与
发送消息的打包和解包处理，以便于子系统接收
/
发送。与宿主机接口模块实现宿主
机与总线接口板间的接口
，
连有双端口存储器，
驱动电路和译码电路。
< br>双口存储器主
要用于主机和总线接口板进行信息交换的缓冲区，减少主机的负荷。
3.2
1553B
协议处理器结构
1553
B
协议处理器是一个
1553B
总线接
口的核心部分。
它完成包括收发消息，
数据
流控制等多种协议处理流程。
因为总线接口可以分为总线控制器
BC
、
远程终端
RT
和总
线监视器
BM
三种类型
，
所以协议处理器按功能可以划分为
BC
、
RT
或者
BM
。
本设计要实
现的
BC
和
RT
在有些功能上是相同的，所以部分模块是<
/p>
BC/RT
通用的。
总线控制器
BC
实现的功能
[18]
总线控制器是总线信息传输的发起者，要实现的具体功能包括
:
(l)
信息的正确发送
:
包括命令字
/
方式指令的写入、添加同步头、字计数
、曼彻斯特
编码等。
(2)
信息的正确接收
:
包括状态字和数据字的接收、
同步头识别、字计数、曼
11
南昌航空大学学士学位论文
彻斯特解码、产生中断及奇偶校验等。
(3)
字
/
消息的处理
:
包括命令字提取，双命令字的协调、状态字的分析、接口
< br>
寄存器的读写、自测试、存储器及缓冲器读写等。
<
/p>
所以，
以下的实验内容主要是围绕着这子模块进行编写和设计。<
/p>
如图
3.3
就是对该些
部分的划分结构。
模
拟
发
送
器
发
送
超
时
监
测
< br>数
字
发
送
器
模
拟
接
收
器
数
字
接
收
器
时
钟
产
生
模块
地
址
控制
<
/p>
存
储
器
接
口
并
行
通
信接口
主
处
理
器
命
令
字
/
状
态
字
译
码
及
发
送
命<
/p>
令
字
控
制
双口
RAM
串<
/p>
行
通
信接口
<
/p>
检
错
控
制
状态字设置
/
命令
字寄存
器
发
生
器
控
制
图
3.2
总线接口系统结构图
(1)
模拟收发器部分
:
简要来说
接收部分是将双电平曼彻斯特码转化为单电平曼彻斯
特码，
而发送部分则是将单电平曼彻斯特码转化为双电平曼彻斯特码
，
包括模拟接收
器和模拟发送器两部分。
①模拟接收器
:
数字逻辑与数据总线相接的最基本前端模拟部
件。由于
FPGA
纯粹
基于数字电路设
计，
所以对于模拟接收中的模拟量处理部分，
要经过外部模拟电
路进
行实现。
尽管总线上的信号是以数字形式传输的，
但连接终端的双绞屏蔽线电缆，
其
特性会引起信
号衰减，
终端收到的信号常是一个失真的正弦波。
总线上的输入
信号通
过滤波消除了高频噪声。
门限检出为抑制低频噪声创造了
条件且具有与逻辑检测相兼
容的数字输出。并将双极性的曼彻斯特码转换为单极性的曼彻
斯特码。
②模拟发送器
:
数字逻辑与数据总线相接的模拟部件，它是将
FPGA
发出的单极性
信号转变为符合
MIL-
STD-1553B
标准的双极性信号。
12
南昌航空大学学士学位论文
(2)<
/p>
总线接口部分
:
接收部分实现的功能是将
曼彻斯特码转换为单极性不归零码
(NRZ
码
< br>)
，并且实现对同步头的检测，以及奇偶位的校验，实现串
/
并转换。发送部分实现
的功能是将曼彻斯特码转换为双极性
不归零码
(NRZ
码
)
，并且实现对同步头的编码，
实现状态字、
数据字和命
令字的编码，
以及奇偶位的产生，
进行并
/
串转换
。
根据
1553B
通讯协议的规定，
发送器要禁止发送大于
800
微秒的消息
。包括数字接收器，数字发
送器和发送超时检测三部分。
①数字
发送器
:
该部分即为曼彻斯特码编码，它是将单极性不归零码转
换为单极
性的曼彻斯特码，而且实现对同步头的编码，以及奇偶位的产生，并对数据进行
并
/
串转换。
②数字接收器
:
该部分即为曼彻斯特码解码，功能与发送器刚
好相反，是将单极
性曼彻斯特码转换为单极性不归零码，
同时实
现对同步头的检测，
以及奇偶位校验位
检测，位计数检测，同步
时钟的提取，以及数据的串
/
并转换。
③发送超时检测
:
在
< br>MIL-STD-1553B
协议标准中规定发送器要禁止发送大于
800
微
秒的消息。本模块就是对发送器进行计时控
制，
当发送器发送的消息时间大于
800
微
秒时，它就关断发送器
。
(3)
总线协议处理模块
:
< br>实现命令字、
状态字以及方式命令译码，
进行
RT
地址比较，
子
地址比
较，进行命令字、状态字和方式命令译码，进行错误检测及发送中断信号等。
并要为其余
模块发送相应控制量，实现对总线接口的控制。包括命令字
/
状
态字译码
及数据控制，
地址控制，
检错
控制，
命令字发送及状态字设置，
发送器控制等几部分。
①命令字
/
状态字
译码及命令字发送控制部分
:
该模块实现的功能是在
BC
工作方
式下发送命令字，
且在
BC/RT/MT
三种工作模式下对命令字或状态字进
行译码，
产生相
应的控制信号实现对其他模块的控制，
如对地址控制部分，
检错控制部分，
命令字发<
/p>
送
/
状态字设置部分，以及发送器控制部
分等，本部分是接口芯片的一个核心部分。
②地址控制部分<
/p>
:
该模块实现对各工作方式下输入双口
R
AM
的地址的控制以及读
写使能。包括地址变换和地址选择两部
分。
③检错控制部分
:
该模块用于检测消息传输过程中发生的错误，包括字计数检测
及
RT
响应超时检测，
并且根据其它模块检测到的
RT
地址错误、
奇偶校验错误和位计数
错误等产生中断信号
[17]
。
④状态字设置部分
:
该
模块实现
RT
工作方式下的返回状态字设置，及对状态字和
当前命令字和上一命令字进行存储，以备方式命令的消息方式的实现。
⑤发送器控制模块
:
针对不同的工
作方式的所需要发送的数据的选择。
13
南昌航空大学学士学位论文
<
/p>
⑥时钟产生
:
对外部输入时钟进行处理产
生不同频率的时钟。它实质上是一个计
数器，对外部输入时钟进行分频处理。
(4)
主处理器接口部分
:
实现主处理机与总线接口交换信息的功能，通过共享
RAM
来实
现。包括并行通信接口、串行通信接口、存储器接口和双端
口
RAM
。其中每部分的具
体功能如下
:
①存储器接口
:
< br>它实际上是一个隔离器，对外部子系统处理器和总线接口芯片对
双口
RAM
进行访问的信号进行处理，
它不允许两者同时
对双口
RAM
进行读或者写，
当两
者同时读或写时，进行相应控制，规定两者的访问优先级。
②双口
RAM:
它是整个芯片的数据存储区，
用以存储不同工作方式下的各类字，
是
传输消息的内容数据，也是处理器与总线接口芯片通信的数据交换媒介
[18]
。
③并行通信控制接口
:
该部分主要实现总线接口芯片与主处理器并行通信。
④串行通信接口
:
该部分即为了实现总线接
口芯片的串行通信，在
FPGA
中嵌入
UART(
通用异步收发器
)
，可以与
具有
UART
的通信接口部件相连接，例如通过
RS232
总
线与
PC
机进行串行通信。
3.3
总线接口寄存器模块功能
接口寄存器
是以控制和状态寄存器来实现的，主要有以下几个寄存器
:
远程
终端
命令字寄存器
:RT
模式下，存储
接收到的所有命令字和方式指令字。接收命令字寄存
器
:
只在
RT
的模式下使用，信息完整的接收后，
命令字会从远程终端命令字寄存器送
入此寄存器
[18]
。
第一命令字寄存器
:
存放
BC
要发送的命令字，
或者存放
RT
一
>R
T
传输的第一个命令
字。
矢量字
/
第二命令字
/<
/p>
方式指令数据寄存器
:
在
BC
模式下，
可以存放
RT<
/p>
一
>RT
传输时
的第二个命令字或者方式指令需要的数据字
;
在
RT
模式下，存放方式指令提取的矢量
字。
第一状态字寄存器
:
存
放
RT
返回的状态字，
或者是
RT
一
>RT
模式下<
/p>
RT
返回的第一个
状态字。
同步
/
第二状态字
/
返回方式指令数据寄存器
:
在
BC
模式下，此寄存器既可以存放
< br>来自
RT
一
>RT
模式下传输的第二个状态字也可以存放来自
RT
的方
式指令返回字
:RT
模
式下，作为存放
带数据字的方式指令字的数据字的寄存器。
操作寄存器
:
子系统用来控制总线接口的寄存器。配置整个接口的功能选择。方<
/p>
式指令寄存器
:RT
接收到的方式指令<
/p>
[14]
。
14
南昌航空大学学士学位论文
4
1553B
总线接口具体设计与实现
4.1
总线
BC
功能
< br>
总线控制器
BC
是
1553B
总线上唯一可以发起和终止消息传输任务的终端。
一条
总线上只可以存在一个总线控制器，它是
155
3B
总线的指挥和调度者。其主要功能
是，向系统中的远程终端
发出指令，控制终端的行为。包括发送广播指令，模式代码
（
m
ode
code
）指令；普通发送数据指令，普通接收数据指令。
作为总线控制器，要实现的任务包括：
(1)
数据字的正确接收
:
包括接收
器，同步检出，数据检出，曼彻斯特
n
码错误检出奇
偶检测，位
/
字计数；
(2)
数据字的发送
:
包括发送控制，同步
/
数据编码，时钟产生；
(3)
字
/
消息的处理
:
包括，
a
接收部分，计数器，状态寄存器
;b
自
测试部分
;c
主子系统
接口部分，控制
，数据地址，控制寄存器；
d
存储器缓冲器部分；
e
状态字译码部分，
字计数识别，消息错误检出等任
务
[18]
。
作为
MILSTD
一
1553B
总线的通用接口应完成以下功能：①将总线上的串行信
息流转换成处
理机可以处理的并行信息或者与之相反；
②接收或发送信息时，
能够识
别或生成标准的
1553B
信息
字和消息；③完成与处理机之间的信息交换，这包括
1553B
信息地址的分配，命令字
(
或状态字
)
的译码或返回状态字、发送数据字等。
4.2 1553B
协议处理器
BC<
/p>
功能模块设计
4.2.1
模拟收发器
模拟收
< br>/
发器是
BCR/T/MT
直接
与传输电缆接口的关键部件，
1553B
总线采用的
是双相码中的曼彻斯特码，本身包含了自定时的信息，同时它能与变压器祸合协调，
十分适宜用于变压器祸合形式，
电缆长度为
500
英尺左右航电综合系统中。
简要的说
就是将
双电平曼彻斯特码转化为单电平曼彻斯特码，
以及将单电平曼彻斯特码转化为
双电平曼彻斯特码。
4.2.2
总线控制器
BC
设计
总线接口的每一种类型的终端的设计都包括模拟收发器、总线
接口模块、总线
控制模块、处理机接口模块四部分，都需要完成字处理和消息处理，而<
/p>
BC
是总线上
唯一被安排为执行建立和启
动数据传输任务的终端，
被指派启动数据总线上信息传输
任务的
终端。针对
BC
功能，其
FPGA
部分的逻辑结构如图
4.1
示。
15
南昌航空大学学士学位论文
外部时钟
外部控制信号
发
送
超
时
监
测
数
字
接
收
器
数
字
< br>发
送
器
时
钟
产
生
模
块
地
址
控制
<
/p>
存
储
器
接
口
并
行
通
信接口
发
送
命
令字
状
态
字
译
< br>码
/
接
收
数
据
字
双
口
RAM
串
行
通
信接口
检
错
控
制
发
生
器
控
制
图
4.1
总线控制器内部结构图
下面将结构图中的各小模块进行设计说明。
4.2.3
消息发送器
在
BC
模式下，需要涉及到发送指令文字，所以发
送消息控制模块根据工作模式
从接口寄存器中读取相应的指令字，
从而判断消息传输模式是否带数据字等。
然后控
制发送单元将
指令字和数据字发送出去。
BC
在发送命令字的同时也对发出的
命令字
进行译码，包括提取
RT
地址，
以及要发送数据字的个数，来产生控制信号提供给其
他模块。在
RT
模式只需要发送状态字、数据字和方式指令数据码，数据字计数需要
从命令字的字计数字段提取，
方式指令数据码是
BC<
/p>
通过方式指令字读取的
RT
状态，
包括上一状态字、上一命令字、矢量字等。
Moore
型有限状态机的输出只与有限状态机的当前状态有关，
与输入信号的当前
值无关。在图
4.2
中描述了
Moore
型有限状态机的示意图
< br>.
16
南昌航空大学学士学位论文
input
state
logic
clok
reset
state
state register
output logic
current state
output
图
4.2
Moore
型有限状态机示意图
Moore
型有限状态机在时钟
clock
脉冲的有效边沿后的有限个门延时后，输出达
到稳定值。
即使在一个时钟周期内输入信号发生变化，
输出也会在一个完整的时钟
周
期内保持稳定值而不变。
输入对输出的影响要到下一个周期才
能反映出来，
Moore
型
有限状态机
最重要的特点就是将输入与输出信号隔离开来。
单进程
Moore
型有限状态机，其
VHDL
语言描述如下：
Library
ieee;
Use _logic_;
Entity
moore is
Port(datain : in
std_logic_vector(1 downto 0);
Clk,clr : in std logic;
q :
out
std_logic_vector(3
downto 0);
End moore;
Architecture behav of moore is
Type st_type is
(st0,st1,st2,st3,st4);
Signal c_st :
st_type;
Begin
Processs(clk,clr)
Begin
If clr=’1’ then
C_st<=st0; q<=”0000”;
Elsif clk event and clk=’1’
then
Case c_st is
When st0=>if datain”10” then c
st<=st1;
Else
c_st<
=st0; end if;
q<=”1001”;
17
南昌航空大学学士学位论文
When st1=>if datain”11” then c
st<=st2;
Else
c_st<=st1;
end if; q<=”0101”;
When st2=>if datain”01” then c
st<=st3;
Else
c_st<=st0;
end if; q<=”1100”;
When st3=>if datain”00” then c
st<=st4;
Else
c_st<=
st2; end if;
q<=”0010”;
When st4=>if
datain”11” then c st<=st0;
Else
c_st<=st3;
end if; q<=”1001”;
When others=>c_st,=st0;
End
case;
End if;
End process;
End behav;
其特点是组合进程和时序进程在同一个
进程中，此进程可以认为是一个混合进
程。注意在此进程中，
C
ASE
语句处于测试时钟上升沿的
ELSIF
< br>语句中，因此在综合
时，对
Q
的
赋值操作必然引进对
Q
锁存的锁存器。这就是说，此进程中能产
生两组
同步的时序逻辑电路，一组是状态机本身，另一组是由
C
LK
作为锁存信号的
4
位锁
存器，负责锁存输出数据
Q
。与多进程的状态机相
比，这个状态机结构的优势是，输
出信号不会出现毛刺现象。这是由于
< br>Q
的输出信号在下一个状态出现时，由时钟上
升沿锁入锁
存器后输出，即有时序器件同步输出，从而很好地避免了竞争冒险现象。
从输出的时序上看，由于
Q
的输出信号要等到进入下
一状态的时钟信号的上升
沿进行锁存，即
Q
的输出信号在当前状态中由组合电路产生，而在稳定了一个时钟
周期后在次态由锁存
器输出，
因此要比多进程状态机的输出晚一个时钟周期，
这是此
类状态机的缺点。图
4.3
单进程
Moore
状态机的工作时序图：
图
4.3
单进程
Moore
型状态机的工作时序
18
-
-
-
-
-
-
-
-
-
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