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LocalBus
总线原理
Local Bus
总线原理
相信搞硬件的朋友都应该对
Local Bus
总线非常熟悉，在当今的通信电
子领域中，几乎所有的
CPU
小系统中都有它的身影。
Local Bus
总线又称为
CPU
总线，根据高低位地址线序的差
异，又可分为
Motorola
CPU
总线和
Intel CPU
总线
。
古老的
CS51
单片机就是
Intel
CPU
总线的典型代表，
而我们常用的
Power
PC
就是
Motorola
CPU
总线架构，它是从
60X
总线衍变过来的
(60X
总线支持
64
、
32
、
16
、
8
四种可选位宽模式
)
，由于
Local Bus
总线是直接从
60X
总线上通过
桥片分出来的，所以它和
60X
总线是同步同频的，进行数据
数据读写时与
60X
总线共享带宽，不需要内核提供额外的处理
。如下图所示：
Device
Bus(
数据
/
地址复用总线解复用后的
Device
Bus
叫
Local
Bus)
总线一般采用数据
/
地址线复用的形式，
通常为
32
位宽，
使用时需要将总线的数
据和地址分离出来再分别接到目标器件的
数据和地址端口，
如连接到低速设备时
还需要通过
Buffer
起来来进行驱动和隔离。在早期的设计中，通过用信号锁存
器来分离总线中的数据和地址
(
如经典锁存
器
SN74LVC16373)
，不过现在基本上
都是通过逻辑器件
CPLD
来进行解复用的。
利用锁存器
373
对
Device
Bus
总线数
据
/
地址解复用原理如下图所示。
LocalBus
总线原理
在上图中，
L_ALE
是地址锁存信号，低电平有效，当
L_ALE
出现一个低
电平脉冲时，锁存器的输入端口对
LAD[31:0]
信号进行采样、锁存并从输出端口
输出，
直到下一个
L_ALE
低电平脉冲到来
时，
其输出状态才发生改变，
Device
< br>Bus
总线在输出地址信号时将
L_ALE
信号驱动为低电平，输出数据信号时，将
L_ALE
驱动为高电平，锁存器正式利用这个特点轻松实现
Device
Bus
总线上数据和地
址的分离。
Local
Bus
总线上的数据读写分为同步模式和异步模式。
在同步模式下，
< br>需要一个外部时钟信号供接收端和发送端共用，
利用时钟信号的上升沿对数据进<
/p>
行采样，
SDRAM
、
< br>SSRAM
等高速信号使用同步模式；异步传输模式下，不使用时
钟信号对数据进行采样
(
芯片内部还是需要有系统参考
时钟来产生时序的
)
，
而是
利用片选信号
CS
、写使能信号
< br>WE
和读使能信号
OE
对数据进
行采样，使用异步
模式的器件有
FLASH
、
BOOTROM
等。
?
Device
Bus
总线数据及控制信号列表及功能说明：
1)
.LAD[31:0]
：数据
/
地址复
用信号，数据线宽度可设为
8
、
16<
/p>
、
32
为三
种模
式；地址线根数可根据实际存储空间大小来选取，比如，
16
根
地址线可支
持的寻址空间大小为
(
针对
8
位宽存储器件，
16
位宽存储器件需要乘以
2
，其他
类推
)
：
2
16
＝
65536Byte=64KByte
< br>。做为地址线时是单向输出，三态总线，
LVTTL
电平
。做为数据线时是输入
/
输出双向信号，三态
< br>LVTTL
。
2).CS_L
：
Chip
Select
，器件片选信号，低电平信号，
Local Bu
s
总线
上每个器件都有一个独立的
CS
_L
信号，
某个器件上的
CS_L
信号为低电平时表示
这个器件被选中，
Lo
cal Bus
总线主控制器可以对其进行读写操作；
LocalBus
总线原理
3).WE_L
：
Write
Enable
，写使能信号，低电平有效，
Local Bus
总线上
的
WE_L
信号为低电平时，表示在进行写操作，在异步传输模式下，它与
CS_L
信号配合对写数据进行采样；
4).OE_L
：
Output
En
able
，读使能信号，跟
WE_L
类
似，在异步传输模式
下与
CS_L
信号
配合对读数据进行采样；
5).ALE_L
：地址锁存信号，低有效，其功能已经在前面介绍过了，不在
赘述；
6).Rdv:
应答信号，对读写操作进行应答；
7).INT
：中断输入信号；
8).RST_L
：复位信号；
9).CLK
< br>：
参考时钟信号，
只在同步传输模式下使用，
异步模式下不使用，
设计中将其悬空即可。
实际应用中，
一般只使用
LDA/CS_L/WE_L/OE_L/ALE_L
这些信号，
其他信
号作为选用。
上面介绍的是针对
Intel
CPU
总线的，
Motorola <
/p>
CPU
总线有一点点差异，
后者将
OE_L
和
WE_L
合并成一根控制信号，
称为
R/~W
，
当其为高电平时表示
“读”
操作，为低
电平时表示“写”操作。另外，后者还有一个
DS
控制信号，当
其为
低电平时表示总线上传输的数据是有效的，否则为无效。
如果
Local Bus
总线上挂
SDRAM
等高速存器器件时还需要行列
选择信号
RAS
和
CAS
以及数据奇偶校验信号
DP
。
?
CPU
总线的大端模式和小端模式
Intel
系列的
CPU
总线是小端模式，也叫
Little-endian byte
ordering
，其特点是低有效字节在低地址位，高有效字节在高地
址位。
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