-
什么是上拉电阻
,
什么是下拉电阻?它们的作用
是什么?
上拉电阻一般是一端接电源,
p>
一端接芯片管脚的电路中的电阻,
下拉电阻一般是指一端
接芯片管脚一端接地的电阻。
如下图的两个
Bias
Resaitor
电阻就是上拉电阻和下拉电阻。图中,上部的一个
Bias
Resaitor
电阻因为是接地,因而叫做下拉电阻,意思
是将电路节点
A
的电平向低方向(地)
拉;同样,图中,下部的一个
Bias
Resaitor <
/p>
电阻因为是电源(正),因而叫做上拉电阻,
意思是将电路节点<
/p>
A
的电平向高方向(电源正)拉。当然,许多电路中上拉下拉电阻
中间
的那个
12k
电阻是没有的或者看
不到的。我找来这个图是
RS
-
485
/RS
-
422
总线上的,可
以一下子认识上拉下拉的意思。
但许多电路只有一个上拉或下拉电阻,<
/p>
而且实际中,
还是上
拉电阻的为多。
p>
上拉下拉电阻的主要作用是在电路驱动器关闭时给线路(节点
)以一个固定的电平。
1
在<
/p>
RS
-
485
总
线中,它们的主要作用就是在线路所有驱动器都释放总线时让所有节
点的
A
-
B
端电压在
200mV
或
200mV
以
上(不考虑极性)。不然,如果接收器输入端
A
和
B
间的电平低于±
200mV
(绝对值小于
200mV)
,接收器输出的逻辑电平将被当作
所传输
数据的末位而被接收起来,这样显然是极容易产生通讯错误的。
< br>
2
最容易见到的上拉电阻应当是<
/p>
NE555
电路
7
脚作为输出用的时候。实际上,它和一
个三极管的
C
极或
MOS
管的
D
p>
极有一个电阻接到电源+上是一样道理的。它的作用就是:
当管子(
晶体管或
MOS
管)输入关断电平时,
C
极或
D
极有一个高电平(空载时约等
于电
源电压);当管子(晶体管或
MOS
管)输入导通电平时,
C
极或
D
p>
极将与电源地(-)接
通,因而有一个低电平。理想的应为
0V
,但因为管子有导通电阻,因而有一定的电压,不
< br>同的管子可能不一样,
相同的管子也可能因参数差异而小有差别,
即便是真正的金属接触的
电源开关,也是有接触电阻
/
导通压降(虽然不同电流下压降不同)的;仅仅就导通而言,
对
于不同系列的集成电路来说,
因为应用对象不同,
导通后的输出
电压有不同的规定,
典型
是
TTL
p>
电平和
CMOS
电平的不同。这方面超过了
本问题的内容,将日志里另外处理。
3
建议:自己实验或用仿真软件看看。
上拉电阻
上拉就是将不确定的信号通过一个
电阻钳位在高电平,
电阻同时起限流作用。
下拉同理。
也是将不确定的信号通过一个电阻钳位在低电平。
上拉是对器件输入电流
,
下拉是输出电流;
强弱只是上拉电阻的阻值不同,
没有什么严格区分;对于非集电极
(或漏极)
开路
输出型电
路
(如普通门电路)
提供电流
和电压的能力是有限的,
上拉电阻的功能主要是为
集电极开路<
/p>
输出型电路输出电流通道。
1
作用
1<
/p>
、当
TTL
电路驱动
CMOS
电路时,如果电路输出的高电平低于
CMOS
p>
电路的最低高电平
(一般为
3.5V
),
这时就需要在
TTL
的输出端接上拉电阻,以提高输出高电平的值。
2
、
OC
门
电路必须使用上拉电阻,以提高输出的高电平值。
3
、为增强输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
4
、在
CMOS
芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻以降
< br>低输入阻抗,
提供泄荷通路。
5
、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入
信号的噪声容限,增强抗干
扰能力。
6
、提高总线的抗电磁干扰能力,管脚悬空就比较容易接受外界的电磁干扰。
7
、长线传输中电阻不匹配容易引起反射波干扰
,加上、下拉电阻是电阻匹配,有效的抑制
反射波干扰。
2
概念
就是从电源高电平引出的电阻接到输出端
1
、如果电平用
OC(
集电极开路
,
TTL)
或
OD(
< br>漏极开路
,
CMOS)
输出,那
么不用上拉电阻是
不能工作的,
这个很容易理解,管子没有电源就不能输出高电平了。
2
、如果输出电流比较大,输出的电平就会降低(电路中已经有了一个
上拉电阻,但是电阻
太大,压降太高),就可以用上拉电阻提供电流分量,
把电平
“
拉高
”
。(就是并一个电阻
在
IC
内部的上拉电阻上,这时总电阻减小,总电流增大)。当然管子按需要工作在线性范
围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。
3
注意事项
p>
需要注意的是,上拉电阻太大会引起输出电平的延迟。(
RC
延时)一般
CMOS
门电路
< br>输出不能给它悬空,都是接上拉电阻设定成高电平。
下拉电阻
:和上拉电阻的原理差不多,
只是拉到
< br>GND
去而已。
那样电平就会被拉低。
下拉电阻一般
用于设定低电平或者是阻抗
匹配
(
抗回
波干扰
)
。上拉电阻阻值的选择原则包括
:
1
、从节约功耗及芯片的灌电流能力考虑应当足够大;电
阻大,电流小。
2
、从确保足够的驱
动电流考虑应当足够小;电阻小,电流大。
3
、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑
以上三点
,
通常在
1k
到
10k
之间选取。对下拉电阻也有类似道理
。
4
使用原因
一般作
单键触发使用时,如果
IC
本身没有内接电阻,为了使单键维持
在不被触发的状
态或是触发后回到原状态,必须在
IC
外部另接一电阻。
数字电路有三种状态:高电平、<
/p>
低电平、和高阻状态,
有些应用场合不希望出现高阻状
态,可以通过上拉电阻或下拉电阻的方式使处于稳定状态,具体视设计要求而定!
< br>
一般说的是
I/O
< br>端口,
有的可以设置,
有的不可以设置,
有的是内置,
有的是需要外接,
I/O
端口的输出类似于一个三极管的
C
,当
C
接通过一个电阻和电源连接在一起的时候,该
电阻成
为上拉电阻,
也就是说,
该端口正常时为高电平;
C
通过一个电阻和地连接在一起的
时候,该电阻称为
下拉电阻。
-
-
-
-
-
-
-
-
-
上一篇:到底什么是复盘
下一篇:混凝土标号怎么来的?C30_C25_C35_都是什么意思