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２０１２年５月１５日
现代电子技术
Ｍｏｄｅｒ
ｎ
Ｅｌｅｃｔｒｏｎｉｃｓ
Ｔｅｃｈｎｉｑｕｅ
Ｍａｙ
２０１２
Ｖ０１．３５
Ｎｏ．１ ０
第３５卷第１０期
基于Ｖｅｒｉｌｏｇ
ＨＤＬ 语言的ＣＡＮ总线控制器设计及验证
许莉娅１，段帅君２，李传南２
（１．黎明职业大学机电工程系，福建泉州
３６２０００；２．吉林大学电子科学与
工程学院，吉林长春
１３００１２）
摘
要：在此 利用Ｖｅｒｉｌｏｇ
ＨＤＩ．设计了一款ｃＡＮ总线控制嚣，首先根据协议把整个ＣＡＮ
总线控制器划分为接口逻辑
管理、寄存器逻辑和ｃＡＮ核心模块３个模块，然后用Ｖｅ“
ｌｏｇ
ＨＤＬ硬件描述语言设计了各个功能模块，并使用Ｍｏｄｅｌｓｉｍ软
件对各个模块的功能进行了仿真，最后使用ＦＰＧＡ芯片对设计的ＣＡＮ总线控制器验证，并连接了 一个包舍该ＦＰＧＡ
总线控制器的４节点ｃＡＮ总线网络。测试结果表明所设计的ｃＡＮ
总线控制器能够完成设定的功能。
关键词：ＣＡＮ总线；控制器；ＦＰＧＡ；Ｖｅ“１０
９
ＨＤＬ
中图分类号：ＴＮ９１９—３４；ＴＰ３３６
文献标识码：Ａ
文章编号：１００４—３７３Ｘ（２０１２）１０一００４３一０４
ＣＡＮ
Ｄｅｓｉｇｎ
ａｎｄ
< br>ｃｏｎｆｉｒｍａｔｉｏｎ
ｏｆ
ＣＡＮ
< br>ｂｕｓ
ｃｏｎｔｒｏＵｅｒ
ｂａｓｅｄ
ｏｎ
Ｖｅ“Ｉｏｇ
ＨＤＬ
ＸＵ
Ｌｉ—ｙａｌ，ＤＵＡＮ
（１．Ｄｅｐａｒｔｍｅｎｔ
ｏｆ
Ｓｈｕａｉ—ｊｕｎ２，ＬＩ
Ｃｈｕａｎ＿ｎａｎ２
Ｌｉｍｉｎｇ
Ｕｎｉｖｅｒｓｉｔｉｅｓ，Ｑｕａｎｚｈｏｕ
３６Ｚ０００，Ｃｈｉｎａ；
ＣｈｉｎⅡ）
Ｍｅｃｈａｎｉｃ
ａｌ
ａｎｄ
Ｅｌｅｃｔｒｌｃａｌ
Ｅｎｇｉｎｅ
ｅｒｉｎｇ
２．Ｃｏｌｌｅｇｅ
ｏｆ
Ｅｌｅｃｔｒｏｎｉ ｃ
Ｓｃｉｅｎｃｅ
ａｎｄ
Ｅｎｇ．ｎｅｅｒｉｎｇ．Ｊｉ
ｌｉｎ
Ｕｎｉｖｅｒｓｈｙ，Ｃｈａｎｇｃｈｕｎ
１３００１２
Ａｂｓｔｒａｃｔ：ｏｎｅ
Ｔｈｉｓ
ＣＡＮ
ｂｕｓ
ＣＡＮ
ｃｏｒｅ
ｔｙｐｅ
ｏｆ
ＣＡＮ
ｂｕｓ
ｃｏｎｔｒｏｌｌｅｒ
ｗａｓ
ｄｅｓｉｇｎｅｄ
ｗｉｔｈ
< br>Ｖｅ“ｌｏｇ
ＨＤＬ
ａｎｄ
ｔｅｓｔｅｄ
ｂｙ
ｔｈｅ
ａｉｄ
ｏｆ
< br>ａ
ＣｙｃＩｏｎｅ
ＦＰＧＡ
ｃｈｉ
ｐ．
ｃｏｎｔｍｌｌｅｒ
ｗａｓ
ｄｉｖｉｄｅｄ
ｉｎｔｏ
ｔｈｒｅｅ
ｆｕｎｃｔｉｏｎａｌ
ｍ。ｄｕｌｅｓ：ｉｎｔｅｒｆａｃｅ
ｍａｎａｇｅｍｅｎｔ
ｌｏｇｉｃ
ｍｏｄｕｌｅ，ｒｅｇｉｓｔｅｒ
ｍｏｄｕＩｅ
ａｎｄ
Ｅｖｅｒｙ
ｍｏｄｕｌｅ
ｗａ ｓ
ｍｏｄｕｌｅ．
ｄｅｓｉｇｎｅｄ
ｗｉｔｈ<
/p>
Ｖｅ
ｒｉｌｏｇ
ＨＤＬ
ａ
ｃｃｏｒｄｉｎｇ
ｔｏ
ｔｈｅｉｒ
ｆｕｎｃｔｉ ｏｎｓ．
Ｔｈｅ
ｆｕｎｃｔｉｏｎｓ
ｏｆ
ｔｈｅｓ ｅ
ｍｏｄｕｌｅｓ
ｗｅｒｅ
ｓｉｍｕｌａｔｅｄ
ｂｙ
ｍｅａｎｓ
ｏｆ
ｔｈｅ
ｓｏｆｔｗａｒｅ
ｔｏｇｅｔｈｅｒ
ｗｉｔｈ
ｆｕｎｃ“ｏｎｓ．
ａ
Ｍｏｄｅｌｓｉｍ．
Ｔｈｅ
ＣＡＮ
ｂｕｓ
ｃｏｎｔｒｏｌｌｅｒ
ｗａｓ
ｖｅｒｉｆｉｅｄ
ｂｙ
ＦＰＧＡ<
/p>
ｃｈｉｐ，ａｎｄ
ｔｅｓｔｅｄ
ｃａｎ<
/p>
ｆｏｕｒ－ｎｏｄｅ
ＣＡＮ
ｎｅｔｗｏｒｋ．
Ｔｈｅ
ｔｅｓｔｉｎｇ
ｒｅｓｕｌｔｓ
ｓｈｏ ｗ
ｔｈａｔ
ｔｈｅ
ＣＡＮ
ｂｕｓ
ｃ ｏｎｔｒｏｌｌｅｒ
ｉｍｐＩｅｍｅｎｔ
ｔｈｅ
ｒｅｑｕｉｒｅｄ
ＫｅｙｗＯｒｄｓ：ＣＡＮ
ｂｕｓ；ｃｏｎｔ ｒｏｌｌｅ。；ＦＰＧＡ；ＶｅｒｉＩｏｇ
ＨＤＬ
协议的ＣＡＮ
总线控制器软ＩＰ核，这样可以在以后的
应用中方便的集成到其他系统中去。本文使用Ｖ
ｅｒｉｌｏｇ
ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ
Ａｒｅａ
Ｎｅｔｗｏｒｋ）是由ＩＳ０定义的
ＨＤＬ语言，设计了一款支持ＣＡＮ２．Ｏ协 议的ＣＡＮ总
线控制器，并利用ＦＰＧＡ芯片在ｃＡＮ总线网络中对其
< br>进行了测试，实现了设计目的。创新点为ＣＡＮ—Ｒｅｇｉｓ—
ｔｅｒｓ设计中寄
存器模块、位流处理器的收发部分功能、
测试程序、基于该ＦＰＧＡ的ＣＡＮ总线控制器
的节点电
路等。
１
一种串行通信总线，
它是一种能有效地支持高安全等级
的分布实时控制的新一代网络通信协议，属于现场总线
范畴。ＣＡＮ最早被设计作为汽车环境中微控制器的通
讯，在车
载各电子控制装置与Ｅｃｕ之间交换信息，形
成汽车电子控制网络，目前应用领域已经相
当广泛。
近年来，支持ＣＡＮ协议的芯片不断推出，给ＣＡＮ
总
线用户带来了极大的方便。随着我国对现场总线技
术需求的增加，ＣＡＮ总线已经会成为
我国最常用的现
场总线之一。
基于ＣＡＮ总线的ＥＣＵ电子控制
单元的开发，也
是现在最热门的研究。现在对ＣＡＮ总线芯片的研究
已经不再局限于单一芯片的研究，而是把所有的功能芯
片都集中在一块芯片上实现一
个完整的ＥＣｕ的功能。
本项目目的是利用ＦＰＧＡ实现一款支持ＣＡＮ２．Ｏ
协议的总线控制器，完成一个通用的能够满足ＣＡＮ２．０
收稿日期：２
０１１—１２—１５
ＣＡＮ总线控制器设计
ＣＡＮ控制器设计流
程
功能设计
１．１
１．１．１
首先对ＣＡＮ２．ｏ协议进行了深入的分析，掌握了
ＣＡＮ总线协议的各
部分内容；而后参照和分析了几种
典型的ｃＡＮ总线控制器的功能；最后选择ＰＨＩＬＰ
Ｓ公
司生产的ＣＡＮ总线控制器ｓＪＡｌ０００进行进一步的分
析，掌握了它的各部分模块的功能。在这些基础上根据
需要规划了所设计的ｃＡＮ总线控
制器的功能。
１．１．２
设计描述和功能验证
< br>功能设计完成后，依据功能并参照ＣＡＮ总线２．Ｏ
万方数据
４４
现代电子技术
２０１２年第３５卷
协议，将控制器划分为若干功能模块，明确了各个功能
模块的作用。确定模块及其功
能之后，用Ｖｅｒｉｌｏｇ
ＨＤＬ
语言实现了各模块的设计。接
着，利用Ｍｏｄｅｌｓｉｍ对整
个设计进行了功能验证。
１．１
．３逻辑综合
功能仿真通过以后，利用ＱｕａｒｔｕｓⅡ对所设计的
ＣＡＮ总线控制器进行逻辑综合，并把其配置到
ＦＰＧＡ中。
１．１．４硬件验证
配置到ＦＰＧＡ中以后，用所设计的基于ＦＰＧＡ的
ＣＡＮ总线控制器作为一个节点，与采用ＳＪＡｌｏｏｏ作为
控制器的节点电
路进行了通信测试，验证了所设计的
ｃＡＮ总线控制器的功能。
１．２
ＣＡＮ总线控制器的整体设计
１．２．１
控制器ＳＪＡｌｏｏｏ的功能结构
ＳＪＡｌ０００是ＰＨＩＬＩＰＳ公司于１９
９７年推出的一种
独立ｃＡＮ总线控制器，用于汽车和一般环境中的控制
器局域网络。ＳＪＡｌｏｏｏ主要由以下几个部分构成：接
口管理逻辑、发送缓
冲器、接收缓冲器、接收滤波器、位
数据流处理器、位时序逻辑、错误管理逻。ＳＪＡｌ
０００是
双列直插式集成电路，功能框图如图１所示。
３—７<
/p>
２２
ＳＪＡｌ０００
ｌｌ，１６摔制
８
１，７
’ｌ
卫，地址／数域１
接口管理逻辑
ｙ
２ｌ，
ｆ、
１２
２８～２３
七岁
信息缓冲器
儿
Ｕｌ
。，
１４
发送
ｌ位时序
１９
一
Ｈ逻辑
缓冲器一
：
２０
ＲＸＦＩＦｏ
捕一
、
｛多
２ｌ
１
８
ｌ鬻ｌ乇
爿熟陆
蚓错墨酽
９１０’Ｉ
振荡器
复位
卜
＂
图１
ＣＡＮ总线控制器的功能框图结构
１．２．２
本文中控制器的功能结构
本文设计的ｃＡＮ控制器
参照ＳＪＡｌｏｏｏ控制器的
结构，功能基本框架包含如图２所示的３个功能模块。
ｃＡＮ－ＩＭＩ。是ｃＡＮ总线控制器接口逻辑，主要功
能是解释来
自微处理器的命令，控制ｃＡＮ寄存器的寻
址，向微处理器提供中断信息和状态信息。<
/p>
ＣＡＮ—Ｃｏｒｅ为ｃＡＮ协议控制器的核心部分，完成
ｃＡＮ协
议中的数据链路层的全部功能以及物理层的部
分功能，包括ＬＬＣ子层的接收滤波、超载
通知和恢复管
理、ＭＡｃ子层的数据封装／拆装、帧编码、媒体访问管
< br>理、错误检测、错误标定、应答和串行化／解串行化、以及
万方数据
物理层的位编码／解码、位定时和同步。ＣＡＮ—Ｒｅｇｉｓ—
ｔｅｒｓ为一
寄存器组，外部微处理器可以通过地址直接访
问这些寄存器。根据功能框图，设计了ｃＡ
Ｎ总线控制
器的程序结构，如图３所示‘５。…。
图２
ＣＡＮ控制器结构框图
图３
ＣＡＮ总线控制器程序结构框图
１．３
ＣＡＮ总线各个功能模块的设计
１’３
．１
ＣＡＮｊＭＬ设计
参照ＳＪＡｌ０００，设计ＦＰＧＡ
ＣＡＮ总线控制器的接
口，如图４所示。
２４
ｌ
２３
２
２２
３
２１
４
２０
５
１９
６
１８
７
１７
８
１６
９
１５
１０
< p>１４
ｌｌ
１３
１２
图４
ＦＰＧＡ
ＣＡＮ总线控制器接口示意图
图中Ｐｏｎ—ｏ－ｌｏ一７到Ｐｏｒｔ—Ｏｊｏ—Ｏ为地址／数据复
合总线。Ｃｓ—
ｃａｎ＿ｉ为片选输入信号。当Ｃｓ—ｃａｎｊ为。
时允许访问ＣＡＮ总线控制器。Ａｌ
ｅ＿ｉ为１时，允许对
寄存器进行赋值。Ｒｄｊ和ｗｒ＿ｉ为微处理器的读使能
信号和写使能信号。Ｉｒｑ—ｏｎ为中断输出信号，用于中
断微处理器。
Ｒｓｔｊ为复位输入，用于复位ＣＡＮ接口。
ｃｌｋｏｕＬｏ为ＦＰＧＡ
ＣＡＮ控制器提供给微处理器的时
钟输出信号，时钟分频寄存器可禁止该引脚输
出。
ＢｕＳ—ｏｆｆ－ｏｎ控制总线关闭和总线开放接口，Ｔｘ—ｏ和
< br>Ｒｋｉ与收发器相连，向总线发送和接收数据。
１．３．２
ＣＡＮｊｔｅｇｉｓｔｅｒｓ设计
设计的ＣＡＮ总线控制器的寄存器模块包括以下
麦加大学-麦加大学
北京同仁堂企业大学-北京同仁堂企业大学
对外经贸大学同等学力-对外经贸大学同等学力
湖北广电大学-湖北广电大学
迪肯大学官网-迪肯大学官网
怎么去国外大学-怎么去国外大学
郝瑞瓦特大学-郝瑞瓦特大学
7延安大学-7延安大学
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